JPS58200321A - バスインタ−フエイス回路 - Google Patents
バスインタ−フエイス回路Info
- Publication number
- JPS58200321A JPS58200321A JP57083404A JP8340482A JPS58200321A JP S58200321 A JPS58200321 A JP S58200321A JP 57083404 A JP57083404 A JP 57083404A JP 8340482 A JP8340482 A JP 8340482A JP S58200321 A JPS58200321 A JP S58200321A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- interface circuit
- transfer gate
- gate
- gates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高速なバス系を実現するバスインターフェイス
回路に関するものである。
回路に関するものである。
従来、ディジタル集積回路等のノ（スラインは、未使用
時にはハイインピーダンス状態に置かれ、・・イレニー
、又は・−レベルもしくは中間電位に固定する回路が付
加されていた。
時にはハイインピーダンス状態に置かれ、・・イレニー
、又は・−レベルもしくは中間電位に固定する回路が付
加されていた。
２ページ
一方、バスを分割した場合のインターフェイス回路とし
ては双方向バスドライバを用い、２個の３ステイトバツ
フアを切換えてバスの接続及びデータの転送方向制御を
行なっていた。
ては双方向バスドライバを用い、２個の３ステイトバツ
フアを切換えてバスの接続及びデータの転送方向制御を
行なっていた。
本発明は、バス電位の固定する回路とインターフェイス
回路の両機能を備えるインターフェイス回路を実現せん
とするもので、こかも素子数が少なく、しかも高速動作
可能なインターフェイス回路とを提供するものである。
回路の両機能を備えるインターフェイス回路を実現せん
とするもので、こかも素子数が少なく、しかも高速動作
可能なインターフェイス回路とを提供するものである。
以下本発明によるインターフェイス回路の一実施例を図
面に基づき説明する。
面に基づき説明する。
第１図は本発明に孫子インターフェイス回路を含むディ
ジタル集積回路のブロック図を示したものであシ、その
動作タイミング図を第２図に示す。
ジタル集積回路のブロック図を示したものであシ、その
動作タイミング図を第２図に示す。
第１図に示す様にバス１及びバス２ｈインターフ較べて
より大きな負荷（多数のレジスタ、メモリ。
より大きな負荷（多数のレジスタ、メモリ。
浮遊容量）を接続しているとする。インターフェランジ
メタ４，５及′びＮチャネルトランジスタ６゜３ページ ７が直列に接続されている。バス２はトランジスタ５，
６のゲートに接続され、バス１はＣＭＯＳインバータの
出力に接続され、バス１とバス２はＮ ゛チャネルト
ランスファゲート８を介して接続されている。トランス
ファゲート８及びトランジスタ４．７のゲートはＯＲゲ
ート９，１ｏの出力に接続され、２つのＯＲゲー）９．
１０にはクロックφの反転移相φが入力されている。
メタ４，５及′びＮチャネルトランジスタ６゜３ページ ７が直列に接続されている。バス２はトランジスタ５，
６のゲートに接続され、バス１はＣＭＯＳインバータの
出力に接続され、バス１とバス２はＮ ゛チャネルト
ランスファゲート８を介して接続されている。トランス
ファゲート８及びトランジスタ４．７のゲートはＯＲゲ
ート９，１ｏの出力に接続され、２つのＯＲゲー）９．
１０にはクロックφの反転移相φが入力されている。
このディジタル集積回路はり、ロックφに同期して、即
ちφのハイレベルの期間にデータ転送等の処理を行なう
ものとする。そうするとクロックφのローレベルの期間
は１．データ転送は行なわれずパスラインはハイインピ
ーダンス状態に保持される。本実施例の場合は、クロッ
ク７がハイレベルの期間（第２図■の期間）トランスフ
ァゲート８及びトランジスタ４，７をＯＮ状態にさせ、
ＣＭＯＳインバータの入出力が接続され、電源型）□、
１ 圧ｖＤＤとグランド電位の中間点（通常ＶＤＤ ／ ２
の電位）で平衡状態になって固定される。従って、バス
１及びバス２は同時に中間電位まで充放電され、クロッ
クＴがハイレベルの期間中電位が保持さ、れる。
ちφのハイレベルの期間にデータ転送等の処理を行なう
ものとする。そうするとクロックφのローレベルの期間
は１．データ転送は行なわれずパスラインはハイインピ
ーダンス状態に保持される。本実施例の場合は、クロッ
ク７がハイレベルの期間（第２図■の期間）トランスフ
ァゲート８及びトランジスタ４，７をＯＮ状態にさせ、
ＣＭＯＳインバータの入出力が接続され、電源型）□、
１ 圧ｖＤＤとグランド電位の中間点（通常ＶＤＤ ／ ２
の電位）で平衡状態になって固定される。従って、バス
１及びバス２は同時に中間電位まで充放電され、クロッ
クＴがハイレベルの期間中電位が保持さ、れる。
φがローレベルの期間（第２図Ｉ、ＩＩの期間）になる
とバス１，２は保持されていた中間電位より、バスに乗
せられるデータによってｖＤＤもしくはグランドレベル
に充放電される。この様に中間電位より充放電されるた
め、データの０，１に対する応答時間は１１ぼ等しくな
る。例えば、電源電圧ｖＤＤもしくはグランドレベルに
バスの電位が保持される様な構成にすると電流バスは存
在しないが、バスの電位を電竺電圧に相当する大きさほ
ど充放電する必要があり、それだけ応答速度ぞ遅くなる
欠点を有するが、本実施例の場合はその様な欠点がない
。
とバス１，２は保持されていた中間電位より、バスに乗
せられるデータによってｖＤＤもしくはグランドレベル
に充放電される。この様に中間電位より充放電されるた
め、データの０，１に対する応答時間は１１ぼ等しくな
る。例えば、電源電圧ｖＤＤもしくはグランドレベルに
バスの電位が保持される様な構成にすると電流バスは存
在しないが、バスの電位を電竺電圧に相当する大きさほ
ど充放電する必要があり、それだけ応答速度ぞ遅くなる
欠点を有するが、本実施例の場合はその様な欠点がない
。
次に、バスインタ７エイスとしての作用について説明す
る。バス１にはレジスタ１１（アドレスもとする）及び
レジスタ１２（アドレスＡ１とする）が３ステイト具ツ
７ア１３〜１６を介して接続されている。レジスタの入
力バッファ１３は、レジスタ１１のアドレス信号もとラ
イト信号Ｗ５ページ とのＡＮＤ出力１７によって制御され、レジスタ１１か
らの出力バッファ１４はアドレス信号もとリード信号Ｒ
とのＡＮＤ出力１８によって制御される。レジスタ１２
についても同様にバッファ１５及び１６は、アドレス信
号Ａ１ とライト及びリード信号とのＡＮＤ出力１９及
び２ｏによって制御される。一方のバス２には、レジス
タ２１（（アドレスＢ。とする）が３ステイトバツフ７
２２゜３ステイトインバータ２３を介して接続され、ア
ドレス信号Ｂ。とライトＷ及びリード信号ＲとのＡＮＤ
出力２４及び２５によってバス２からのデータ入出力が
制御されている。
る。バス１にはレジスタ１１（アドレスもとする）及び
レジスタ１２（アドレスＡ１とする）が３ステイト具ツ
７ア１３〜１６を介して接続されている。レジスタの入
力バッファ１３は、レジスタ１１のアドレス信号もとラ
イト信号Ｗ５ページ とのＡＮＤ出力１７によって制御され、レジスタ１１か
らの出力バッファ１４はアドレス信号もとリード信号Ｒ
とのＡＮＤ出力１８によって制御される。レジスタ１２
についても同様にバッファ１５及び１６は、アドレス信
号Ａ１ とライト及びリード信号とのＡＮＤ出力１９及
び２ｏによって制御される。一方のバス２には、レジス
タ２１（（アドレスＢ。とする）が３ステイトバツフ７
２２゜３ステイトインバータ２３を介して接続され、ア
ドレス信号Ｂ。とライトＷ及びリード信号ＲとのＡＮＤ
出力２４及び２５によってバス２からのデータ入出力が
制御されている。
クロック￥がロー（第２図１の期間）の時、インターフ
ェイスβの制御は制御信号２６及び２７によって行なわ
れる。
ェイスβの制御は制御信号２６及び２７によって行なわ
れる。
期間Ｉのとき、信号２６がハイ、２７がローなので、ト
ランスファゲート８は９ＦＦ状態になシ、インターフェ
イス３にはＣＭＯＳインバータが形成されバス２の信号
を反転増幅して負荷の大きなバス１に送る。その時、第
２図に示す様にＡＮＤ６ページ 出力２５及び１７が・・イであればバづ２に接続された
レジスタ２１のデータはバス１に接続されたレジスタ１
１に転送される。転送されるデータが１の場合、バス１
の電停変化の様子を第２図に示す様に、中間電位か’：
：ｖＤＤまで充電されていくのぞ功かる・ 次に、期間■で、信号２６．２７が共−ローになるので
、トランスファゲート！３蒸びトランジスタ４，７がＯ
Ｎ状態により、バス１の電位はｖＤＤから中間電位まで
放電される。バス２の方はＧＮＤから充電されて中間重
色になる。
ランスファゲート８は９ＦＦ状態になシ、インターフェ
イス３にはＣＭＯＳインバータが形成されバス２の信号
を反転増幅して負荷の大きなバス１に送る。その時、第
２図に示す様にＡＮＤ６ページ 出力２５及び１７が・・イであればバづ２に接続された
レジスタ２１のデータはバス１に接続されたレジスタ１
１に転送される。転送されるデータが１の場合、バス１
の電停変化の様子を第２図に示す様に、中間電位か’：
：ｖＤＤまで充電されていくのぞ功かる・ 次に、期間■で、信号２６．２７が共−ローになるので
、トランスファゲート！３蒸びトランジスタ４，７がＯ
Ｎ状態により、バス１の電位はｖＤＤから中間電位まで
放電される。バス２の方はＧＮＤから充電されて中間重
色になる。
期間■で信号２６がロー信号２７がハイになれば、トラ
ンスファゲート８がＯＮ状薦になシ、トランジスタ４，
７はＯＦＦ状態になぞので２つのバスは接続される。こ
の時、ＡＮＤ出力２０及び２４がハイであれば、レジス
タ１２のデータ（例えば０）がレジスタ２１に転送され
る。２つのバスは共に中間電位よシ放電してＧＮＤ電位
になる。
ンスファゲート８がＯＮ状薦になシ、トランジスタ４，
７はＯＦＦ状態になぞので２つのバスは接続される。こ
の時、ＡＮＤ出力２０及び２４がハイであれば、レジス
タ１２のデータ（例えば０）がレジスタ２１に転送され
る。２つのバスは共に中間電位よシ放電してＧＮＤ電位
になる。
更に信号２６．２７が共にローで１、クロックＴがロー
であれば、２つのバスは完全に分離され、７ベージ バス１に関してはレジスタ１１及び１２との間でデータ
転送が可能になる。
であれば、２つのバスは完全に分離され、７ベージ バス１に関してはレジスタ１１及び１２との間でデータ
転送が可能になる。
以上の様に本実施例ではクロックパルスｉと制御信号２
６．２７の組合せによって２つのバスを分離したシ、バ
スを接続してデータの転送方向を制御できる。又、クロ
ックの半周期でバスの電位を中間電位に保持し、バスの
応答時間を早く出来る。尚、第１図において、２８はＡ
ＮＤゲートである。
６．２７の組合せによって２つのバスを分離したシ、バ
スを接続してデータの転送方向を制御できる。又、クロ
ックの半周期でバスの電位を中間電位に保持し、バスの
応答時間を早く出来る。尚、第１図において、２８はＡ
ＮＤゲートである。
以上の様に、本発明によるバスインターフェイス回路に
よれば、バスの分離・接続が容易にできるのでバスの分
離、システム設計が簡単になる。
よれば、バスの分離・接続が容易にできるのでバスの分
離、システム設計が簡単になる。
しかもバスがハイインピーダンスになる期間を把えて中
間電位に保持するため、バスの応答速度が早くより高速
なデータ転送が可能となる。この様に中間電位保持作用
をインターフェイス回路が兼ねているので、従来の様な
ブナダウン・プルアップ用回路を付加する必要がなく、
素子数がそれだけ少なく済む。従って、本発明によるバ
スインターフェイス回路は、ディジタル集積回路の大規
模・高速化に適応する高速で柔軟なバス系を容易に実現
するものである。
間電位に保持するため、バスの応答速度が早くより高速
なデータ転送が可能となる。この様に中間電位保持作用
をインターフェイス回路が兼ねているので、従来の様な
ブナダウン・プルアップ用回路を付加する必要がなく、
素子数がそれだけ少なく済む。従って、本発明によるバ
スインターフェイス回路は、ディジタル集積回路の大規
模・高速化に適応する高速で柔軟なバス系を容易に実現
するものである。
第１図は本発明の一実施例に於けるディジタル集積回路
のブロック図、第２図はその動作を説明するためのタイ
ミング図である。 １．２・・・・・・バス、３・川・・インターフェイス
、４゜５ 、６ 、７１、−１・、トランジスタ、８・
川・・トランスファゲート、９，１０・曲・６Ｒゲート
、１１ 、１２゜２１・・・・・・レジスタ、１３ 、
１４ 、１５ 、１６．２２・・・・・・３ステイトバ
ツフア、２３・・・・・・３ステイトインバータ、１７
，１８，１９，２０，２４，２５・・・・・・ＡＮＤ出
力、２６．２７・・曲制御信号、２８・・・・・・ＡＮ
Ｄゲート。
のブロック図、第２図はその動作を説明するためのタイ
ミング図である。 １．２・・・・・・バス、３・川・・インターフェイス
、４゜５ 、６ 、７１、−１・、トランジスタ、８・
川・・トランスファゲート、９，１０・曲・６Ｒゲート
、１１ 、１２゜２１・・・・・・レジスタ、１３ 、
１４ 、１５ 、１６．２２・・・・・・３ステイトバ
ツフア、２３・・・・・・３ステイトインバータ、１７
，１８，１９，２０，２４，２５・・・・・・ＡＮＤ出
力、２６．２７・・曲制御信号、２８・・・・・・ＡＮ
Ｄゲート。
Claims (1)
- 【特許請求の範囲】 直列接続さにた一方導電型の第１．第２のＭＯＳトラン
ジスタと、直列接続された他方導電型の第゛ タと、前
記第２．第 ３のＭＯＳ ）ランジスタのドレイン共通接続点とゲー
ト共通接続点間に接続されたトランスファゲートとを備
え、前記トーンスレアゲート及び前記−１，第。のＭｏ
ｓトラフ井夕。ゲーｉをハック制御することを特徴とす
るバスインターフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083404A JPS58200321A (ja) | 1982-05-17 | 1982-05-17 | バスインタ−フエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083404A JPS58200321A (ja) | 1982-05-17 | 1982-05-17 | バスインタ−フエイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58200321A true JPS58200321A (ja) | 1983-11-21 |
Family
ID=13801484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57083404A Pending JPS58200321A (ja) | 1982-05-17 | 1982-05-17 | バスインタ−フエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200321A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4613513A (en) * | 1985-03-20 | 1986-09-23 | Nabisco Brands, Inc. | Essential oils treatment to remove harsh notes therefrom |
| JPH0385040A (ja) * | 1989-08-28 | 1991-04-10 | Fujitsu Ltd | 出力回路 |
-
1982
- 1982-05-17 JP JP57083404A patent/JPS58200321A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4613513A (en) * | 1985-03-20 | 1986-09-23 | Nabisco Brands, Inc. | Essential oils treatment to remove harsh notes therefrom |
| JPH0385040A (ja) * | 1989-08-28 | 1991-04-10 | Fujitsu Ltd | 出力回路 |
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