JPH061600B2 - デイジタル信号記録再生装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はアナログ信号をディジタル信号に変換して記録
媒体上に記録再生するディジタル信号記録再生装置に関
するものである。

従来の技術 近年オーディオ分野においてはアナログ信号をディジタ
ル信号に変換して磁気テープ上に記録するディジタルオ
ーディオテープレコーダ（以下ＤＡＴと記す）の開発が
進んでいる。

以下図面を参照しながら上述した従来のＤＡＴに用いら
れている信号処理技術について説明する。第５図は現在
提案されている磁気テープ上に記録される信号フォーマ
ットの一例である。

第５図において１は11ビットの同期信号、２はアドレス
コードで、本例では２ビットで構成され、１ブロック毎
に順次００→０１→１０→１１→００→……歩進する。
３は記録条件等を表わす３ビットのフラッグ、４は第１
のオーディオデータで本例では１６ビットで構成される
ディジタルオーディオデータが６ワード分９６ビットで
構成されている。５はオーディオデータの誤りを訂正す
るためのパリティ符号、６は第１のオーディオデータ４
と同様の構成の第２のオーディオデータ、７はブロック
内での誤りの有無を検出するための誤り検出符号で、本
例では巡回符号（以下ＣＲＣと記す）を用いており、同
期信号１を除くアドレスコード２〜第２のオーディオデ
ータ６までの２６１ビットに対しての誤りを検出する。
以上の符号１〜７で示した計２８８ビットでブロックが
構成されている。

第６図は第５図で示した構成で磁気テープ上から再生さ
れるディジタル信号系列（以下単に「再生データ」と記
す）を処理する再生回路を示すブロック図である。第６
図において８は再生データが入力される入力端子、９は
変調されている再生データを元のＮＲＺ信号に戻すため
の復調回路、１０は再生信号から同期信号を検出するた
めの同期検出回路（本例では変調則にないパターンを同
期信号として用いるため復調前の再生データより同期信
号を抽出する）、１１はＣＲＣを用いてブロック内の同
期信号を除く再生データ中の誤りを検出するためのＣＲ
Ｃチェック回路、１２はＣＲＣによる誤り検出までの時
間分、すなわち１ブロック分の再生データを遅延させる
ための遅延回路、１３は再生されたブロック内よりアド
レスコードを抽出するアドレスコード抽出回路、１４は
テープ走行系で発生する再生データのワウ・フラッタ、
ジッタ等の影響を排除するためのＴＢＣメモリ、１５は
同期検出回路１０で検出される同期信号と、アドレスコ
ード抽出回路１３から出力されるアドレスコード及び、
ＣＲＣチェック回路１１から出力されるエラーフラッグ
により、ＴＢＣメモリ１４への再生データ及びエラーフ
ラッグの書き込みアドレスを生成するための書き込みア
ドレス発生回路、１６は水晶からのクロックをもとに、
ＴＢＣメモリ１４からの再生データ及びエラーフラッグ
の読み出しアドレスを生成するための読み出しアドレス
発生回路、１７はＴＢＣメモリ１４から読み出された再
生データおよびエラーフラッグに基いて所定の誤り訂正
を行うための誤り訂正回路、１８はＴＢＣメモリ１４へ
の書き込みアドレス、読み出しアドレス両者の差により
磁気テープ２０の走行スピードを制御するキャプスタン
１９を駆動するためのキャプスタンサーボ回路である。

以上のように構成された再生回路について以下その動作
を説明する。

まず、磁気テープ２０より再生された再生データは入力
端子８に入力され、復調回路９にてＮＲＺ信号に復調さ
れると共に同期検出回路１０にて同期信号が検出され
る。更に復調された再生データはＣＲＣチェック回路１
１で誤りの有無を検査する。この場合、第５図のブロッ
ク構成でも明らかなように、そのブロック中での誤りの
有無を判定し、アドレスコードの信頼性を確認するため
には、ブロックのうち同期信号を除くすべての２７７ビ
ットをＣＲＣチェック回路１３に読み込む必要がある。
この時間調整を行うため遅延回路１２では１ブロック分
の再生データの遅延を行っている。またアドレスコード
抽出回路１３では復調された１ブロック分の再生データ
中からアドレスコードのみを分離抽出する。但し、上述
のようにここで抽出したアドレスコードの信頼性は、Ｃ
ＲＣチェック後でないと判明しない。

書き込みアドレス発生部１５では同期検出回路１０によ
り分離抽出された同期信号を基準としてブロック内の再
生データに対応するＴＢＣメモリ１４への書き込みアド
レスを生成するとともに、アドレスコード抽出回路１３
により抽出されたアドレスコードとＣＲＣチェック回路
１１のチェック出力であるエラーフラッグによりＴＢＣ
メモリ１４への書き込みブロックアドレスを生成する。
すなわちＣＲＣチェックにより正しいと判定されたアド
レスコードについては、その値をそのままＴＢＣメモリ
１４への書き込みブロックアドレスとして出力し、また
ＣＲＣチェックによりアドレスコードが信頼できないと
判定された場合には、アドレスコードの連続性に着目し
て、正しい前ブロックのアドレスコード値を順次インク
リメントしてＴＢＣメモリ１４への書き込みブロックア
ドレスとして使用するように構成されている。遅延回路
１２を通った再生データ及びＣＲＣチェック回路１１の
誤り検出出力であるエラーフラッグは書き込みアドレス
発生回路１５で指定された書き込みアドレスに従ってＴ
ＢＣメモリ１４に書き込まれる。ＴＢＣメモリ１４は本
来では２ビットで表わされるアドレスコード「０」〜
「３」に対応した４ブロック分のメモリエリアを有して
おり、書き込まれた再生データ及びエラーフラッグは通
常約２ブロック分の時間経過ののち、読み出しアドレス
発生回路１６で発生する水晶精度の読み出しアドレスに
従って読み出されることによりワウ・フラッタ及びジッ
タ等の影響が除去される。ＴＢＣメモリ１４から読み出
された再生データは誤り訂正回路１７により所定の訂正
操作を受けた後出力される。一方、キャプスタンサーボ
回路ではＴＢＣメモリ１４へ供給される書き込みアドレ
ス及び読み出しアドレスのうち、主としてそれぞれのブ
ロックアドレス情報により、両者の位相関係が常に一定
となるようキャプスタン１９により磁気テープ２Ｃの走
行スピードを制御する。

以下第７図を用いてＴＢＣメモリ１４でのデータの書き
込みと読み出しについて詳細に説明する。第７図中Ａは
書き込みアドレスのうちのブロックアドレス、Ｂはそれ
ぞれのアドレスコードを含むブロックのＣＲＣチェック
結果で○は正しいと判定された場合、×は疑しいと判定
されたことを表わしている。またＣはＴＢＣメモリ１４
の読み出しアドレスのうちのブロックアドレスを表わし
ている。第７図における区間１においてはＴＢＣメモリ
１４への書き込みブロックアドレスのうち「２」のブロ
ックに誤りが検出され、このためこのブロックから抽出
されたアドレスコードは信頼性がないと判定され、書き
込みアドレス発生回路１５において前ブロックの正しい
アドレスコード「１」に続くアドレスコード「２」を本
ブロックのアドレスコードとして生成し、ＴＢＣメモリ
１４の「２」のブロックエリアにデータを書き込んでい
る。第７図において書き込みブロックアドレスＡのうち
本来のアドレスコードではなく上述のような正しいアド
レスコード値に基いてインクリメントすることによって
得られたブロックアドレスは「(2)」など( )付きで記し
てある。一方、読み出しブロックアドレスＣは書き込み
ブロックアドレスＡより約２ブロック分の時間差の後読
み出すように構成されている。実際には書き込みブロッ
クアドレスＡは磁気テープ上から再生されたデータより
分離生成されているのでワウ・フラッタ・ジッタ成分を
含んでおり、両ブロックアドレスの時間差はその分常に
伸縮していることになるが、その位相関係は前述のごと
くキャプスタンサーボ回路１８によりほぼ保証するよう
に制御が行われている。

次にエラー訂正方法について簡単に説明する。第８図は
テープ上に記録されるパリティ符号の配列例である。デ
ィジタル記録においては磁気テープ上で発生するドロッ
プアウト等による再生データ誤りを効率よく訂正するた
め、複数データ及び誤り訂正符号により構成される誤り
訂正のためのデータ系列、いわゆるパリティ系列をテー
プ上に離して配置するインターリーブという手法を用い
る。第８図においては６個の所定のデータワード１〜６
に対して１個のパリティワード１を生成して１つのパリ
ティ系列を構成し、それぞれ８ブロックの距離をおいた
ブロックに配置されている。アドレスコード「０」を持
つブロックのあるデータワード１（第８図中×で示す）
に着目すると８ブロック離れた同じアドレスコード
「０」に含まれる所定のデータワード２、更に８ブロッ
ク離れたアドレスコード「０」に含まれる所定のデータ
ワード３……の計７ワードで１つのパリティ系列１を構
成している。同様に第８図に示した○印のワードで構成
されるパリティ系列２、△印のワードで構成されるパリ
ティ系列３……というようにすべてのワードはテープ長
手方向にチェーン状にパリティ系列を構成している。誤
り訂正符号としてパリティワードを単純パリティ符号と
すれば、ＣＲＣチェックによるエラーフラッグとの組み
合わせにより、パリティ系列を構成する任意の１ワード
誤りを訂正することが可能である。

次にアドレスコードと誤り訂正能力の関係について説明
する。磁気テープ上で発生するドロップアウト等による
エラーが連続的に１０数ブロックにわたり発生した場合
を例にとる。エラーが長期間連続して発生した場合、正
確なキャプスタンサーボの制御が行えないから、その期
間でのテープ走行スピードは通常よりも遅く、または早
くなる可能性を有している。第９図においてＩはエラー
区間のテープ走行スピードが遅い場合、IIは早い場合を
仮定し、ＴＢＣメモリへの再生データの書き込みに際し
再生データから抽出したアドレスコードを用いずに、単
にブロック単位で順にＴＢＣメモリへの書き込みブロッ
クアドレスを生成した場合を示している。第９図Ｉ，II
いずれの場合もＴＢＣメモリから読み出されたブロック
列でのパリティ系列はエラー区間以降で誤っており、従
って正しい訂正操作が出来ないばかりか、場合によって
は誤訂正を行って結果として異音を出力してしまうこと
になる。一方第１０図においては同様のエラー発生に対
してＴＢＣメモリへのデータ書き込みを再生データのブ
ロックから抽出したアドレスコードを用いた場合を示し
ている。第１０図Ｉ，IIいずれの場合もエラー区間終了
後再び正しい再生データが得られた時点で、再び正しい
ＴＢＣメモリエリアへの書き込みが行われる為、ＴＢＣ
メモリからの再生データは正しい時系列を維持してお
り、従ってエラー区間に対する誤り訂正も正しく行われ
る。このように所定の訂正能力を得るためには本来のデ
ータの時系列を常に維持することが重要であるため、本
例ではＴＢＣメモリへの再生データの書き込みに再生信
号中のアドレスコードを用いている。（例えば特開昭57
-50307号公報） 発明が解決しようとする問題点 しかしながら上記のような構成では、特に多数のトラッ
クに分割してディジタル記録を行うような装置において
は再生データが各トラック毎にワウ・フラッタやヘッド
スキューなどの影響を独立して受けているため、１系統
の再生回路を各トラック多重化して共用化使用すること
は不可能であり、従って各トラック単独での再生回路を
必要とする。例えば最近提案されているコンパクトカセ
ットを用いたＤＡＴシステムでは２０トラックを用いて
２チャンネル分のディジタルオーディオ信号を記録する
ような構成になっており、さらにブロックの誤り検出符
号としてＣＲＣ符号より回路規模が大きくなるリードソ
ロモン符号が用いられるため、ＴＢＣメモリへの書き込
み以前に各トラック単独でアドレスコードを抽出し、か
つその誤りの有無を検査する為にはぼう大な回路を必要
とする欠点を有していた。

本発明は上記問題点に鑑み、複数トラックを用いてディ
ジタル信号の記録再生を行う場合でも簡単な回路構成で
再生データの序列を乱すことなくＴＢＣ処理を行うこと
のできるディジタル信号記録再生装置を提供するもので
ある。

問題点を解決するための手段 この目的を達成するために本発明のディジタル信号記録
再生装置はＴＢＣメモリとＴＢＣメモリの書き込みアド
レスを供給する書き込みアドレス発生回路と、前記ＴＢ
Ｃメモリの読み出しアドレスを供給する読み出しアドレ
ス発生回路と、前記ＴＢＣメモリから読み出されたブロ
ックのうち少くともアドレスコード中の誤りの有無を検
出する誤り検出回路と、前記誤り検出回路の出力と前記
ＴＢＣメモリから読み出されたブロックから抽出したア
ドレスコードにより、その不連続性を検出して前記ＴＢ
Ｃメモリの書き込みアドレス発生回路を制御するアドレ
ス不連続検出回路とから構成されている。

作用 本発明は前記した構成によって磁気テープ上から再生さ
れた再生データはＴＢＣメモリ書き込みアドレス発生回
路により指定される再生データ中のアドレスコードとは
直接関係のないブロックアドレスにより所定のＴＢＣメ
モリエリアに書き込まれ、所定の時間遅延の後、ＴＢＣ
メモリ読み出しアドレス発生回路が指定するブロックア
ドレスに従って読み出される。ＴＢＣメモリから読み出
された再生データはアドレスコードの信頼性確認のため
誤り検出回路でのエラーチェックが行われる。さらにア
ドレス不連続検出回路ではＴＢＣメモリから読み出され
た再生データのブロックから抽出したアドレスコードと
前記誤り検出回路でのエラーチェック結果であるエラー
フラッグにより前記アドレスコードの連続性を判定し、
その結果により前記ＴＢＣメモリへの再生データの書き
込みアドレス発生回路で発生するＴＢＣメモリ書き込み
アドレスのうちのブロックアドレスを制御することによ
り、複数トラックを用いるディジタル信号記録再生装置
においても簡単な回路構成で正しい再生データ列を得る
ことが出来る。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。

第１図は本発明の一実施例における再生回路のブロック
図、第２図はその波形図である。第１図において２１ａ
〜２１ｎはトラックａ〜トラックｎの再生データが入力
される入力端子、２２ａ〜２２ｎは復調回路、２３ａ〜
２３ｎは同期検出回路で、これらは従来例の構成と同じ
ものである。２４は各トラックの同期検出回路で分離抽
出された同期信号を基準に各トラック毎の再生データの
ＴＢＣメモリへの書き込みアドレスを発生する書き込み
アドレス発生回路、２５は各トラック毎に４ブロック分
のメモリエリアを持つＴＢＣメモリ、２６はＴＢＣメモ
リ２５から再生データをトラック順に読み出すための読
み出しアドレス発生回路、２７はＴＢＣメモリから読み
出された再生データのブロック単位での誤りの有無を検
出する誤り検出回路、２８は誤り検出回路からのエラー
フラッグに従ってＴＢＣメモリから読み出された再生デ
ータに対し所定の誤り訂正操作を行う誤り訂正回路、２
９は誤り検出回路からのエラーフラックとＴＢＣメモリ
から読み出された再生データ中からアドレスコードを分
離抽出して、その連続性を判定し、判定結果により書き
込みアドレス発生回路２４で発生する書き込みブロック
アドレスを制御するアドレス不連続検出回路である。
尚、第１図で図示せずも、キャプスタンサーボの方式に
ついては従来例の構成と同じである。

以上のように構成されたディジタル信号記録再生装置に
おいて以下その動作について説明する。尚、トラックの
再生信号のブロック構成は従来例の説明で用いた第５図
と同じ構成とし、記録再生に使用するａ〜ｎトラック上
では同一時刻に記録されたブロックは同一アドレスコー
ドを持つものとする。

ａ〜ｎトラック上に分割されて記録再生されたデータは
入力端子２１ａ〜２１ｎに入力される。入力された時点
での再生データはトラック毎にワウ・フラッタ及びスキ
ューを影響を受けているので、それぞれトラック専用に
復調及び同期検出が復調回路２２ａ〜２２ｎ，同期検出
回路２３ａ〜２３ｎにて行われる。書き込みアドレス発
生回路２４では、各トラックの同期信号を基準にしてそ
れぞれのトラックのブロック内データに対するＴＢＣメ
モリ書き込みアドレスを生成するとともに、４ブロック
分のメモリエリアを指定するための各トラック共通の書
き込みブロックアドレスを発生する（第２図におけるＴ
ＢＣ書き込みブロックアドレスとして○の付けたも
の）。この場合の書き込みブロックアドレスは書き込ま
れるブロック内のアドレスコードとは直接対応しない。
再生データは指定されたメモリエリアに各トラック時分
割で書き込まれ、約２ブロックの時間遅延の後に読み出
しアドレス回路２６から供給される読み出しアドレス
（第２図におけるＴＢＣ読み出しブロックアドレスとし
て○を付けたもの）に従ってトラック順に読み出され
る。その様子を第２図の波形図に示す。すなわちＴＢＣ
メモリ２５への書き込み段階での再生データは各トラッ
クとも並列で入力されるが、ＴＢＣメモリ２５からは時
間軸圧縮を行うことによりトラックシリアルで再生デー
タを読み出すことが出来る。トラックシリアルで読み出
された再生データは誤り検出回路２７にて誤りの有無を
判定してエラーフラッグを出力し、誤り訂正回路２８で
はエラーフラッグに従って再生データに所定の誤り訂正
操作を行った後、出力する。一方アドレス不連続検出回
路２９ではエラーフラッグ及びＴＢＣメモリ２５から読
み出されたブロックから抽出したアドレスコードにより
その連続性を判定し、その判定結果に応じて書込アドレ
ス発生回路２４で発生する書き込みブロックアドレス値
を制御する。

アドレス不連続検出回路２９の構成例を第３図に示す。
第３図において３０はアドレスコード予測器で、データ
の再生開始時にＴＢＣメモリ２５より読み出されたブロ
ックから抽出されたアドレスコードのうち誤りのないも
のを１回だけプリセットし、以降その再生状態が連続す
る間は１ブロックに１ステップずつ順次インクリメント
される予測アドレスコードを生成する。３１はアドレス
コード比較器で、アドレスコード予測器３０からの予測
アドレスコードと、ＴＢＣメモリ２５から読み出された
ブロックから抽出したアドレスコードとが入力され、そ
のアドレス値の差異を検出する。３２はアンドゲートで
エラーフラッグによりアドレスコード比較器３１の比較
出力をゲートする。すなわちアドレスコード比較器３１
の比較出力はＴＢＣメモリ２５から読み出されたブロッ
クにエラーがなく、従って抽出されたアドレスコードが
正しい場合のみＴＢＣ書き込みアドレス発生回路への制
御信号として用いられる。

以下第４図を用いて連続的にエラーが発生した場合を例
にとって上記実施例の動作について説明する。第４図Ｉ
において図示したエラー区間で連続的にエラーが発生
し、その間キャプスタンサーボが乱れテープ走行スピー
ドが定常状態よりも遅くなったと仮定する。エラー区間
外では第２図に示したごとく書き込みアドレス発生回路
２４で発生する書き込みブロックアドレスに従ってＴＢ
Ｃメモリ２５の該当ブロックエリアに各トラック毎に再
生データが書き込まれる。エラー区間においても書き込
みブロックアドレスは順次インクリメントすることによ
り生成される。正常な再生データに復帰した後も数ブロ
ックの間上記書き込みブロックアドレスの連続性は保た
れる。一方ＴＢＣメモリ２５から読み出された再生デー
タはトラックシリアルで順次誤り検出回路２７で各トラ
ックのブロック内データに対する誤りのチェックが行わ
れると共にアドレスコード比較器３１にてブロックから
抽出したアドレスコードと、アドレスコード予測器３０
の出力である予測アドレスコードとの比較が行われる。
アドレスコード予測器３０はデータ再生開始時に正しい
アドレスコード値がプリセットされ、以降順次インクリ
メントされているから、正常なブロック列がＴＢＣメモ
リ２５から読み出されている間は予測アドレスコードと
実際にＴＢＣメモリ２５から読み出されたブロックから
抽出したアドレスコード値はそのブロックに誤りがない
限り一致するからアドレス不連続は検出されない。次に
第４図Ｉにおいてエラー区間が終了し、ブロック列に乱
れが生じた場合を考えると正しい再生データがＴＢＣメ
モリ２５から読み出された際に、誤りのないブロックか
ら抽出したアドレスコード「０」が予測アドレスコード
「１」と異なっている事がアドレスコード比較器３１で
検出される。よってアドレス不連続検出出力により書き
込みアドレス発生回路２４で発生する書き込みブロック
アドレスが「」から「」に変更され、以降順にイン
クリメントされるように構成されている。従ってＴＢＣ
メモリ２５から読み出される再生データのブロック列は
エラー区間終了後２ブロックで正常なブロック列に復帰
させることが出来、正しい系列での誤り訂正が可能であ
る。

第４図IIではエラー区間においてテープ走行スピードが
定常状態より早くなった場合を仮定している。この場合
はエラー区間終了後ＴＢＣメモリ２５から読み出された
誤りのないブロックのアドレスコード値が「２」である
のに対し、予測アドレスコード値は「１」であるから、
アドレス不連続検出出力により書き込みブロックアドレ
スが「」から「」に変更され、よってＴＢＣメモリ
２５から読み出された再生データのブロック列はエラー
区間終了後４ブロックで正常なブロック列に復帰してい
る。

以上のように本実施例によればＴＢＣメモリ２５から読
み出される再生データからアドレスコードを分離抽出す
るとともに誤りの有無を誤り検出回路２７で判定し、ア
ドレスコードの不連続をアドレス不連続検出回路２９で
検出して書き込みアドレス発生回路２４で発生するＴＢ
Ｃメモリ２５への書き込みブロックアドレスを制御する
ことにより、複数トラックにデータを分割して記録再生
するディジタル信号記録再生装置においても各トラック
毎にアドレスコードの分離抽出及び誤り検出回路を設け
ることなく簡単な構成で再生データ列の連続性を確保す
ることが出来、従って常に正しい誤り訂正が保証される
こととなる。また従来ＴＢＣメモリへの再生データの書
き込み前に誤りの有無を検出する方式では必要不可欠で
あった誤り検出までの再生データ遅延回路（第６図にお
ける１２）をも不要となり、復調されたデータは時間遅
れなく直接ＴＢＣメモリに書き込めるから、複数トラッ
クを用いる場合のみならず、単一トラックにデータを記
録再生するディジタル信号記録再生装置においても回路
の簡素化を図ることが可能である。

尚、本実施例では再生データはＴＢＣメモリ２５からト
ラック順に読み出されるから、抽出されるアドレスコー
ド及びエラーフラッグもトラック数分だけの結果が得ら
れることになる。この場合、同一時刻に記録したブロッ
クは各トラックとも同一アドレスコードを有しているか
ら、アドレス不連続検出結果は誤りの見逃しがない限り
全トラックとも同結果になる。従って誤りのないトラッ
クの結果を全トラックの代表値として用いても良いが、
更に信頼性を向上させる為には、全トラックの結果を多
数決処理して用いてもよい。

また、本実施例では２ビットのアドレスコードを用いた
が、ビット数は多い方が不連続検出の信頼性は向上す
る。

また、本実施例ではＴＢＣメモリエリアを４ブロックと
したので、制御できる書き込みブロックアドレスの範囲
を±１ブロックで説明したが、これはＴＢＣメモリエリ
アを拡大すればそれに応じて拡大することが可能であ
る。また一旦アドレス不連続検出による制御をＴＢＣ書
き込みブロックアドレスに対して行った後は、キャプス
タンサーボにより書き込みブロックアドレスと読み出し
ブロックアドレスの位相関係は徐々に元の正常な位相に
復帰するので、本実施例による連続エラー区間前後での
再生データのブロック列の正常化は何度でもくり返し行
うことが出来る。

また本実施例は磁気テープを用いたディジタル信号記録
再生装置を例にとって説明したが、記録媒体は磁気テー
プに限らず広い範囲のディジタル信号記録に関して適用
可能であることは言うまでもない。

また、誤り検出符号は単にＣＲＣ符号に限定するもので
はない。

発明の効果 以上のように本発明はＴＢＣメモリと前記ＴＢＣメモリ
の書き込みアドレスを発生する書き込みアドレス発生回
路と、前記ＴＢＣメモリの読み出しアドレスを発生する
読み出しアドレス発生回路と、前記ＴＢＣメモリから読
み出されたブロックのうち少なくともアドレスコード中
の誤りの有無を検出する誤り検出回路と、前記誤り検出
回路の出力と前記ＴＢＣメモリから読み出されたブロッ
クから抽出した前記アドレスコードにより前記アドレス
コードの不連続性を検出して前記ＴＢＣメモリの書き込
みアドレス発生回路を制御するアドレス不連続検出回路
を備えることにより、特に複数トラックを用いて記録再
生を行うディジタル記録再生装置においてはＴＢＣメモ
リへの再生データ書き込み以前に各トラック単独でのア
ドレスコード抽出及び誤り検出回路更に誤り検出時の再
生データの遅延回路を設ける必要がなく一つの回路で全
トラックのアドレスコードの抽出及び誤り検出を行い、
再生データ列の秩序を保つことにより本来の誤り訂正能
力を確保することが出きる。従って機器の信頼性確保及
び小型化，コストダウンに多大な効果を得ることができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例におけるディジタル信号記録
再生装置の再生回路のブロック図、第２図は第１図のブ
ロック図における波形図、第３図は本発明の一実施例に
おけるアドレス不連続検出回路のブロック図、第４図は
本発明の一実施例における連続エラー時の波形図、第５
図は従来例における信号の構成図、第６図は従来例にお
けるディジタル信号記録再生装置の再生回路のブロック
図、第７図は従来例におけるＴＢＣメモリ書き込みブロ
ックアドレス及び読み出しブロックアドレスを示した波
形図、第８図は従来例におけるパリティ符号の配置図、
第９図は従来例におけるＴＢＣメモリへのデータ書き込
みにアドレスコードを用いない場合の連続エラー時の波
形図、第１０図は従来例におけるＴＢＣメモリへのデー
タ書き込みにアドレスコードを用いた場合の連続エラー
時の波形図である。 ２４……書き込みアドレス発生回路、２５……ＴＢＣメ
モリ、２６……読み出しアドレス発生回路、２７……誤
り検出回路、２８……アドレス不連続検出回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】記録媒体上から再生された少くとも一定数
   毎に分割されたディジタルデータと、連続的に巡回する
   アドレスコードと少なくとも前記アドレスコード中の誤
   りを検出する誤り検出符号でブロックを構成するディジ
   タル信号系列の書き込み及び読み出しを行う時間軸補正
   用メモリ（以下ＴＢＣメモリと記す）と、前記ＴＢＣメ
   モリの書き込みアドレスを発生する書き込みアドレス発
   生回路と、前記ＴＢＣメモリの読み出しアドレスを発生
   する読み出しアドレス発生回路と、前記ＴＢＣメモリか
   ら読み出されたブロックのうち少なくとも前記アドレス
   コード中の誤りの有無を検出する誤り検出回路と、前記
   誤り検出回路の出力と前記ＴＢＣメモリから読み出され
   たブロックから抽出した前記アドレスコードにより前記
   アドレスコードの不連続性を検出して前記ＴＢＣメモリ
   の書き込みアドレス発生回路を制御するアドレス不連続
   検出回路とを備えたことを特徴とするディジタル信号記
   録再生装置。
2. 【請求項２】アドレス不連続検出回路は、所定のブロッ
   クのアドレスコード値から順次連続的に巡回する予測ア
   ドレスコードを発生するアドレスコード予測器と、ＴＢ
   Ｃメモリから読み出されたブロックから抽出したアドレ
   スコード値と前記予測アドレスコード値とを比較するア
   ドレスコード比較器と、前記アドレスコード比較器の比
   較出力と誤り検出回路出力とが入力される論理回路で構
   成したことを特徴とする特許請求の範囲第１項記載のデ
   ィジタル信号記録再生装置。