JPH06161798A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 マシンサイクルでの自己診断機能を備えた情
報処理装置と簡単な構成により高信頼化を実現した情報
処理システムを提供する。 【構成】 論理的機能、物理的構成要素及び物理的配置
が実質的に同一にされた２個のプロセッサと、上記２個
のプロセッサの対応する信号の一致／不一致を検出する
比較回路を同一の半導体チップ内又は同一パッケージ内
に形成し、比較回路の出力信号を外部に出力させる。 【効果】 外部からは１個のプロセッサとして扱うこと
ができるとともに、半導体チップ或いはパッケージ内で
の信号比較を行うものであるので、マシンサイクルでの
故障診断機能を持たせることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、情報処理装置に関
し、例えば宇宙用のように高信頼性が要求される情報処
理装置に利用して有効な技術に関するものである。

【０００２】

【従来の技術】高信頼化のための耐故障システムは、装
置の多重化やチップの多重化により行われている。例え
ば、３つのプロセッサの出力の多数決を採ることによっ
て、１個が故障してもマスクすることができるようにし
た高信頼化システムの例として、米国特許４，３７５，
６８３号がある。半導体チップレベルでの高信頼化を行
っている例として、米国特許４，８４９，６５７号があ
る。この技術は、カウンタに使用するフリップフロップ
を２重化し、出力の論理和を採ることによって、一方の
故障が全体に影響しないようにするものである。

【０００３】

【発明が解決しようとする課題】本願発明者において
は、宇宙用や金融用のように故障によるシステムダウン
が一瞬も許されない用途に適したプロセッサの検討を行
った結果、プロセッサ自身にマシンサイクルの単位での
エラー検出を行う機能を持たせればよいことに気が付い
た。このように、プロセッサ自身がマシンサイクルでの
故障判定ができれば、システムの２重化によって故障排
除も可能になるからである。

【０００４】この発明の目的は、マシンサイクルでの自
己診断機能を備えた情報処理装置を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、論理的機能、物理的構成要
素及び物理的配置が実質的に同一にされた２個のプロセ
ッサと、上記２個のプロセッサの対応する信号の一致／
不一致を検出する比較回路を同一の半導体チップ内又は
同一パッケージ内に形成し、比較回路の出力信号を外部
に出力させる。

【０００６】

【作用】上記した手段によれば、外部からは１個のプロ
セッサとして扱うことができるとともに、半導体チップ
或いはパッケージ内での信号比較を行うものであるの
で、マシンサイクルでの故障診断機能を持たせることが
できる。

【０００７】

【実施例】図１には、この発明に係るプロセッサの一実
施例の概略レイアウト図が示されている。同図の各回路
ブロックは、公知の半導体集積回路の製造技術によっ
て、単結晶シリコンのような１個の半導体基板上におい
て形成される。

【０００８】半導体チップには、論理機能、物理的構成
要素及び物理的配置を全く同一にする２つのプロセッサ
モジュール１と２が搭載される。これらのプロセッサモ
ジール１と２は、半導体チップを左右に分けるほぼ中心
線を対称線として、各回路が幾何学的に左右対称的（ミ
ラー反転）に配置される。上記対称線上には比較回路が
設けられる。

【０００９】図３には、上記線対称にされるプロセッサ
モージュール１と２の一実施例の内部ブロック図が示さ
れている。同図の各回路ブロックは、半導体チップ上に
おける幾何学的な配置に合わせて描かれている。

【００１０】プロセッサモジュール１においては、上か
ら第１段目に命令バッファが、第２段目にデコーダが順
に配置される。第３段目においては、左側に制御部が、
右側にアドレスの算出を行うためのアドレス演算部が並
んで配置される。第４段目には、左側にデータ演算部
が、右側に汎用レジスタが並んで配置される。そして、
最下段には入出力インターフェイスが配置される。

【００１１】これに対して、プロセッサモジュール２に
おいては、上記同様に上から第１段目に命令バッファ、
第２段目にデコーダが順に配置されるが、第３段目にお
いては、プロセッサモジュール１とは左右が逆に右側に
制御部が、左側にアドレス演算部が並んで配置される。
第４段目においても、プロセッサモジュール１とは左右
が逆に右側にデータ演算部が、左側に汎用レジスタが並
んで配置される。そして、最下段には上記プロセッサモ
ジュール１と同様に入出力インターフェイスが配置され
る。

【００１２】同図において、各回路ブロックを構成する
回路素子及び配線は、上記のような対称配置に対応して
左右対称的に配置される。すなわち、プロセッサモジュ
ール１を基準にすると、プロセッサモジュール２はミラ
ー反転された回路パターンにより構成される。このよう
に２つのプロセッサモジュール１と２は、論理的機能、
物理的構成要素及び物理的配置が同一で、かつ物理的配
置の相対的関係が線対称とされる。

【００１３】この実施例のように２つのプロセッサモジ
ュール１と２を、対称線を基準にして左右対称に配置す
るのは、次のような理由によるものである。比較回路
は、２つのプロセッサモジュール１と２の対応する信号
を比較する。この場合、比較回路においては、マシンサ
イクルで高速に変化する信号をリアルタイムでの比較動
作を行うようにするため、プロセッサモジュール１から
の信号伝播時間と、プロセッサモジュール２からの信号
伝播時間とを一致させることが必要になるからである。

【００１４】図１において、半導体チップは２つのプロ
セッサモジュール１及び２と、比較回路を内蔵してい
る。この半導体チップは、公知のパッケージ技術により
１つの半導体集積回路装置として構成され、外部入力端
子からは２つのプロセッサモジュール１と２に対して同
じ入力信号が供給され、２つのプロセッサモジュール１
と２は全く同じ動作を行うようにされる。半導体集積回
路装置の外部出力端子には、一方のプロセッサモジュー
ルの信号が出力される。これにより、半導体集積回路装
置にあっては、外部からは１つのプロセッサモジュール
としてしか見えないが、比較回路から比較出力信号が出
力される点において従来の１個のプロセッサのみからな
るものとは異なるだけである。

【００１５】上記プロセッサモジュール１と２が、外部
から供給されるクロックパルスにより動作させられると
き、このクロックパルスが供給される外部端子は、上記
対称線上に近く配置される。これにより、２つのプロセ
ッサモジュール１と２とを実質的に同一のクロックタイ
ミングで動作させることができる。

【００１６】上記プロセッサモジュール１と２を後述す
るように半導体チップに内蔵のクロックパルス発生回路
により形成されたクロックパルスで動作させる場合に
は、比較回路と同様にクロックパルス発生回路は、上記
対称線上に配置される。これにより、クロックパルス発
生回路と２つのプロセッサモジュール１と２へのクロッ
クパルス供給配線の長さが実質的に同じになるようにさ
れる。この構成に代え、個々のプロセッサモジュール１
と２がそれぞれクロックパルス発生回路を内蔵するもの
であってもよい。この場合、プロセッサモジュール１と
２において、クロックパルス発生回路が設けられる位置
が、対称線を基準にして左右対称に配置され、互いに同
期したクロックパルスを形成するようにされる。

【００１７】図２には、この発明に係るプロセッサの他
の一実施例の概略レイアウト図が示されている。同図に
おける各回路ブロックは、前記同様に公知の半導体集積
回路の製造技術によって、単結晶シリコンのような１個
の半導体基板上において形成される。

【００１８】半導体チップには、論理機能、物理的構成
要素及び物理的配置を全く同一にする２つのプロセッサ
モジュール１と２が搭載される。これらのプロセッサモ
ジュール１と２は、半導体チップのほぼ中心点に対して
点対称的に配置される。すなわち、プロセッサモジュー
ル１を中心的に基準にして１８０°回転させるとプロセ
ッサモジュール２と等価になる。上記中心点上には比較
回路が設けられる。

【００１９】図４には、上記点対称にされるプロセッサ
モージュール１と２の一実施例の内部ブロック図が示さ
れている。同図の各回路ブロックは、半導体チップ上に
おける幾何学的な配置に合わせて描かれている。

【００２０】プロセッサモジュール１においては、上か
ら第１段目に命令バッファが、第２段目にデコーダが順
に配置される。第３段目においては、左側に制御部が、
右側にアドレス演算部が並んで配置される。第４段目に
は、左側にデータ演算部が、右側に汎用レジスタが並ん
で配置される。そして、最下段には入出力インターフェ
イスが配置される。

【００２１】これに対して、プロセッサモジュール２に
おいては、上記のプロセッサモジュール１に対しては１
８０°回転させられている関係にあるので、上下と左右
が逆転しており、上から第１段目に入出力インターフェ
イス、第２段目に汎用レジスタとデータ演算部が、第３
段目においては、アドレス演算部と制御部が配置され、
４段目にはデコーダが、最終段目には命令バッファが配
置される。そして、第２段目と第３段目において、プロ
セッサモジュール１とは左右が逆に右側にデータ演算部
と制御部が、左側に汎用レジスタとアドレス演算部が配
置される。

【００２２】同図において、２つのプロセッサモジュー
ル１と２の対応する各回路ブロックを構成する回路素子
及び配線は、上記のような点対称に対応して上下左右が
反転させられた関係に設けられる。プロセッサモジュー
ル１を基準にすると、プロセッサモジュール２は、ミラ
ー反転と上下反転された回路パターンにより構成され
る。このように２つのプロセッサモジュール１と２は、
論理的機能、物理的構成要素及び物理的配置が同一で、
かつ物理的配置の相対的関係が点対称にされる。

【００２３】この実施例のように２つのプロセッサモジ
ュール１と２を、中心点を基準にして点対称的に配置す
るのは、上記同様にプロセッサモジュール１からの信号
伝播時間と、プロセッサモジュール２からの信号伝播時
間とを一致させるためものである。これにより、比較回
路においては、マシンサイクルで高速に変化する信号の
一致／不一致の比較動作をリアルタイムで行うようする
ことができる。

【００２４】上記のような線対称又は点対称に２つのプ
ロセッサモジュールを配置するとき、１つのプロセッサ
モジュールのレイアウト設計を行い、それを元に半導体
集積回路の自動設計処理を行うコンピュータのメモリ等
においてミラー反転させれば線対称になる他方のプロセ
ッサモジュールを形成でき、１８０°の回転又は上記ミ
ラー反転（左右反転）と上下反転を行うことにより点対
称となる他方のプロセッサモジュールを形成することが
できる。そして、その対称の基準となる対称線又は中心
点の部分に比較回路を配置して、１つの半導体チップの
レイアウトを行うことができる。

【００２５】図５には、上記比較回路の出力信号と、そ
れに対応した２つのプロセッサモジュール１と２の動作
の一例を説明するための動作図が示されている。処理１
ないし処理３は、それぞれが１つの命令に対応してい
る。処理２の命令実行中において、２つのプロセッサモ
ジュール１と２の対応する複数からなる信号のうち、い
ずれか１つでも不一致のものがあると、比較回路はハイ
レベルの再実行指示信号を出力する。プロセッサモジュ
ール１と２のおのおのの制御部は、ハイレベルの再実行
指示信号が供給されることにより、上記処理２の命令を
最初からやり直すという再実行処理の制御に移る。

【００２６】一般に、１つの命令は、複数からなるマイ
クロプログラムステップからなり、各マイクロ命令の単
位での比較照合が行われるので、その中で不一致のもの
があれば、その処理がいったんクリアされて最初のマイ
クロプログラムステップから処理２に対応した命令のや
り直しが行われる。この処理２の再実行において比較回
路が一致すれば、処理３に移行する。このように再実行
によって正しく動作する場合には、不一致の原因が外来
ノイズ等による起因しているとみなされ、外部に対して
は比較一致信号を出力しつづける。これにより、外部か
らはプロセッサが正常に動作したものと見えるようにさ
れる。

【００２７】図６には、上記比較回路の出力信号と、そ
れに対応した２つのプロセッサモジュール１と２の動作
の他の一例を説明するための動作図が示されている。処
理１ないし処理３は、それぞれが１つの命令に対応して
いる。処理２の命令実行中において、２つのプロセッサ
モジュール１と２の対応する複数からなる信号のうち、
いずれか１つでも不一致のものがあると、上記処理２の
命令を最初からやり直すという再実行処理に移る。ここ
までは、上記図５と同様であるが、一方のプロセッサモ
ジュールにおいて故障が生じると、比較回路は再実行の
毎に不一致を示す内部比較信号を出力する。このような
不一致の信号がｎ回連続して出力されると、復旧不能な
故障が発生したと判断されて、比較回路は不一致信号を
示す比較出力信号及び再実行指示信号を外部に出力す
る。この比較回路の内部構成については、図２４より詳
細に説明する。

【００２８】上記のような比較回路の不一致出力によ
り、直ちにプロセッサの故障と判断すると、外来ノイズ
等により一時的な動作が生じた場合でも故障が発生した
と判定され、以後システムから切り離す等が行われてし
まう。これに対して、上記のような再実行機能を設ける
ことにより、回復不能な故障に対してのみ不一致信号を
出力させることができる。

【００２９】宇宙用や金融用等のように高信頼化が要求
されるシステムを構築するために、外部からは１つのプ
ロセッサとしか見えない本願発明に係るプロセッサを用
いて多重構成とすると、上記１つのプロセッサにおいて
不一致に伴う命令の再実行処理が入ると、そのプロセッ
サでは再実行の分だけ処理が遅くなる。そこで、上記再
実行に入ると不一致信号を出力させて、他の同時動作を
行っているプロセッサに対してウエイトをかけるように
して、再実行を行っているプロセッサの処理２の終了を
待って処理３に入るようにして同期化を図る。この場合
には、比較回路の出力信号は定常的に出力される。そし
て、１つのプロセッサでの故障を他のプロセッサがウエ
イト時間のオバーフローにより検知して、故障プロセッ
サをシステムから切り離すようにしてもよい。

【００３０】図２４には、上記の比較回路の一実施例の
内部構成図が示されている。比較回路は、プロセッサモ
ジュール１及び２から供給されたデータの比較を行い、
その結果を内部比較信号として出力する比較器及び内部
比較信号を受けて判定をする判定部からなる。判定部
は、フリップフロップ回路ＦＦ，セット回路ＳＴＣ、カ
ウンタ回路ＣＯＵＮＴ及び結果信号出力回路ＯＣを有す
る。

【００３１】フリップフロップ回路ＦＦは、クロック信
号ＣＬＫに従って内部比較信号を入力し、またセット回
路ＳＴＣ及び結果信号出力回路ＯＣに出力する。セット
回路ＳＴＣは、フリップフロップ回路ＦＦから供給され
た信号が不一致を示す信号ならばカウンタ回路ＣＯＵＮ
Ｔの値をデクリメント（−１）する信号を出力する。ま
た、セット回路ＳＴＣは、フリップフロップ回路ＦＦか
ら供給された信号が一致を示す信号ならば、カウンタ回
路ＣＯＵＮＴ内の値を所定値にセットする信号を出力す
る。

【００３２】結果信号出力回路ＯＣは、フリップフロッ
プ回路ＦＦ及びカウンタ回路ＣＯＵＮＴの出力を受け
る。結果信号出力回路ＯＣは、フリップフロップ回路Ｆ
Ｆから一致を示す信号が供給されるならば、カウンタ回
路ＣＯＵＮＴからの出力に関係なく一致を示す比較出力
信号及びロウレベルの再実行指示信号を出力する。ま
た、結果信号出力回路ＯＣは、フリップフロップ回路Ｆ
Ｆから不一致を示す信号が供給されるならば、ハイレベ
ルの再実行指示信号を出力し、カウンタ回路ＣＯＵＮＴ
の値が０（ゼロ）になるまで一致を示す比較出力信号を
出力する。結果信号出力回路ＯＣは、カウンタ回路ＣＯ
ＵＮＴの値が０になってもフリップフロップ回路ＦＦか
ら不一致を示す信号が供給されているならば、不一致を
示す比較出力信号を出力する。フリップフロップ回路Ｆ
Ｆ及びカウンタ回路ＣＯＵＮＴは、リセット信号ＲＳＥ
Ｔによってその内部がリセットされる。

【００３３】図７には、この発明に係るプロセッサの一
実施例の概略ブロック図が示されている。同図の各回路
ブロックは、比較回路を基準にした前記のような線対称
又は点対称配置に合わせて描かれている。

【００３４】プロセッサ１と２は、それぞれが３つの内
部バスＳ１，Ｓ２とＤを持ち、演算器にはバスＳ１とＳ
２から入力されたデータを演算して、その演算結果をバ
スＤに出力させる。レジスタ等のデータ保持回路は、制
御回路により指定されたアドレスのデータが上記バスＳ
１とＳ２に出力され、上記演算器等に入力される。上記
演算結果が得られるバスＤの情報は、必要に応じてデー
タ保持回路の指定されたレジスタに取り込まれる。演算
器は、フラグレジスタに対して動作状態等を示すフラグ
を出力する。制御回路は、命令に従ってデータ保持回路
のレジスタの指定や、演算器に対する動作モードを指示
する。

【００３５】プロセッサ２においても、上記プロセッサ
１と同様にバスＳ１，Ｓ２及びＤからなる３バス方式と
され、データ保持回路及び演算器、フラグレジスタを持
つ。これらのバスＳ１，Ｓ２及びＤや、データ保持回路
及び演算器等は、比較回路を基準にして対称的に配置さ
れている。比較回路は、比較すべき信号として、プロセ
ッサ１と２におけるバスＤの書込みデータ、制御回路か
ら出力されるアドレス信号、及び演算器が出力する演算
フラグの対応するものの一致／不一致の比較動作を行
う。

【００３６】比較回路は、その具体的構成は省略する
が、それぞれの比較信号の数に対応して設けられる複数
の排他的論理和回路と、これらの排他的論理和回路の出
力を受ける論理和回路から構成される。これにより、上
記のような複数ビットからなる書き込みデータ、複数ビ
ットからなるアドレス信号、複数ビットからなる演算フ
ラグの中で１ビットでも不一致のものがあると、上記論
理和回路を通して不一致信号が出力される。

【００３７】図８には、この発明に係るプロセッサの他
の一実施例のブロック図が示されている。同図には、上
記のように１つの半導体チップに設けられる２つのプロ
セッサのうちの一方と比較回路が代表として例示的に示
されている。

【００３８】この実施例では、特定の命令語を用いて、
データ保持回路を構成するレジスタのうちの特定のレジ
スタを指定してそのデータの一致／不一致を予め検出し
ようとするものである。すなわち、この命令は、それ自
体では特定のデータ処理を行わないで、専らこれから処
理しようとするレジスタの内容にエラーが存在しないか
否かをテストするために用いられる。

【００３９】命令レジスタに格納された命令語をデコー
ダが解読し、制御回路によりデータ保持回路中の特定の
レジスタを選択して、そのデータを内部バスＳ２に出力
させる。２つのプロセッサにおいて上記同じ命令が実行
されるので、比較回路は２つのプロセッサ１と２の同じ
レジスタの内容を比較し、一致／不一致の判定を行う。
この判定結果は、外部に出力させるものの他、必要に応
じてプロセッサ１と２が読み出して、一致のときには上
記レジスタに格納されたデータを用いて処理を行い、不
一致のときには改めて上記データを形成するための処理
に移行する。

【００４０】このような自己チェック機能を用いること
により、データ処理の事前にデータの誤りを検出できる
ので、信頼性の高いデータ処理の実行が行える。このよ
うな事前チェック機能は、例えば、一連の状態設定を行
って１つの結果を得るときにおいて、結果が判明してか
ら上記状態設定の誤りを見い出すことが手遅れとなる場
合等に有効である。

【００４１】図９には、この発明に係るプロセッサの更
に他の一実施例のブロック図が示されている。同図に
は、上記のように１つの半導体チップに設けられる２つ
のプロセッサのうちの一方と比較回路が代表として例示
的に示されている。

【００４２】この実施例では、特定の命令語を用いて、
内蔵のキャッシュメモリ格納されている特定のデータ
（アドレス）を指定してそのデータの一致／不一致を予
め検出しようとするものである。すなわち、この命令
は、それ自体では特定のデータ処理を行わないで、専ら
これから処理しようとするキャッシュメモリの内容にエ
ラーが存在しないか否かをテストするために用いられ
る。

【００４３】命令レジスタに格納された命令語をデコー
ダが解読し、制御回路によりキャッシュメモリ中の特定
のアドレスを指定し、そのデータを内部バスＳ２に出力
させる。２つのプロセッサにおいて上記同じ命令が実行
されるので、比較回路は２つのプロセッサ１と２のそれ
ぞれが内蔵するキャッシュメモリの同じアドレスのデー
タを比較し、一致／不一致の判定を行う。この判定結果
は、外部に出力させるものの他、必要に応じてプロセッ
サ１と２が読み出して、一致のときには上記キャッシュ
メモリに格納されたデータを用いて処理を行い、不一致
のときには改めてメインメモリ等からデータを転送させ
るか改めてそのデータの作成を行う等の処理に移行す
る。

【００４４】このような自己チェック機能を用いること
により、データ処理の事前にデータの誤りを検出できる
ので、信頼性の高いデータ処理の実行が行える。このよ
うな事前チェック機能は、例えば、一連の状態設定を行
って１つの結果を得るときにおいて、結果が判明してか
ら上記状態設定の誤りを見い出すことが手遅れとなる場
合に有効である。

【００４５】図１０には、この発明に係るプロセッサの
更に他の一実施例のブロック図が示されている。同図に
は、上記のように１つの半導体チップに設けられる２つ
のプロセッサのうちの一方が代表として例示的に示され
ている。

【００４６】この実施例では、プロセッサにおいて扱わ
れるデータは、データビットＤＡＴＡと誤り検出用のパ
テリィビットＥＣＣから構成される。それ故、データ保
持回路には、データビットの格納部分ＤＡＴＡと、パリ
ティビットの格納部分ＥＣＣから構成される。それに対
応して、内部バスＳ１，Ｓ２及びＤにおいても太い線で
示されたデータビットＤＡＴＡ用のバスと細い線で示さ
れたパリティビットＥＣＣ用のバスから構成される。

【００４７】内部バスＳ１とＳ２に読み出された信号
は、誤り検出訂正デコーダＥＣＣＤＥＣによりデータビ
ットのエラーの検出と訂正がパリティビットを用いて行
われ、エラーがあると正しく訂正されたデータが演算器
に入力される。演算器では、上記データの演算を行って
結果を出力させる。このとき、出力部には誤り検出訂正
エンコーダＥＣＣＥＮＣが設けられ、データＤＡＴＡを
元にパリティビットＥＣＣが生成されてＤバスに出力さ
れる。このＤバスのデータビットＤＡＴＡ及びパリティ
ビットＥＣＣは、データ保持回路の指定されたレジスタ
に格納され、あるいはキャッシュメモリ等に書き込まれ
る。

【００４８】上記のようなプロセッサが２つ設けられ、
比較回路で比較される。この場合、図７のように書き込
みデータとしては、データビットＤＡＴＡとパリティビ
ットＥＣＣとが比較回路に入力されて一致／不一致の判
定が行われる。このような誤り訂正機能を付加すること
により、一定の範囲でのデータエラーが訂正されるので
いっそう信頼性を高くすることができる。

【００４９】図１１には、この発明に係るプロセッサの
更に他の一実施例のブロック図が示されている。同図に
は、大規模集積回路により構成されるプロセッサの他
に、データ処理システムの概略ブロック図が示されてい
る。この実施例では、プロセッサの多機能化が図られ
る。２つのプロセッサ１と２は、高信頼性のために用い
られるものの他、マルチプロセッサとしても用いられる
ようにされる。このような機能の変更は、モードレジス
タへのモード設定により行われる。

【００５０】プロセッサ１と２は、それぞれがキャッシ
ュメモリを持ち、内部バス獲得用の論理回路ＬＯＧ１と
ＬＯＧ２を通して内部共通バスに接続される。上記２つ
のプロセッサ１と２を独立して動作させるときの内部共
通バスの調停を行うために、アービタが設けられ上記論
理回路ＬＯＧ１とＬＯＧ２を制御して、バスの獲得調整
を行うようにされる。

【００５１】モードレジスタにより、高信頼プロセッサ
モードにされると比較回路の動作が有効になる反面、ア
ービタや論理回路ＬＯＧ１とＬＯＧ２の動作が無効にさ
れて２つのプロセッサ１と２は、内部共通バスに対して
並列に接続され、同時に同じデータ処理動作を行うよう
にされる。

【００５２】モードレジスタにより、マルチプロセッサ
モードにされると、比較回路の動作が無効にされ、代わ
ってアービタ及び論理回路ＬＯＧ１とＬＯＧ２の動作が
有効にされる。プロセッサ１が内部共通バスを獲得した
いときには、論理回路ＬＯＧ１を介してアービタにバス
要求信号を出力する。アービタは、他方のプロセッサ２
がバスを使用してないときは、許可信号を出すのでプロ
セッサ１が内部共通バスを獲得することになる。もし
も、バス要求信号が競合すると、アービタは予め決めら
れた優先順序にしたがって一方のプロセッサに許可信号
を出力し、他方は待ち状態になる。

【００５３】モードレジスタの設定は、ハードウェア的
に行うようにするものであってもよい。すなわち、ユー
ザーにおいて、マルチプロセッサとして使うときには、
プロセッサを実装基板に搭載させるときに特定の端子に
ハイレベルを供給するような結線を行うようにする。モ
ードレジスタの設定をソフトウェア的に行う場合には、
初期設定においてモードレジスタの設定を行うようにす
ればよい。

【００５４】図１２には、この発明に係るプロセッサの
更に他の一実施例のブロック図が示されている。この実
施例では、２つのプロセッサ１と２は、半導体チップ上
に非対称に配置される。すなわち、２つのプロセッサ１
と２は、左右、上下が同じ配置のものが２つ並んで設け
られる。２つのプロセッサ１と２の間に、比較回路が設
けられる。

【００５５】この場合には、右側のプロセッサ２の汎用
レジスタと比較回路との距離が、左側のプロセッサ１の
汎用レジスタと比較回路との距離に比べて長くなる。そ
こで、この距離の長さによる信号伝播の遅延時間を補正
するために、比較回路とプロセッサ１との間には、伝達
遅延補正部分が設けられる。この伝達遅延補正部分は、
信号線の引回しにより伝播遅延を生じさせたり、あるい
はダミーの伝送ゲートＭＯＳＦＥＴ等の遅延素子を用い
て伝播遅延を生じさせるものである。この構成では、一
方のプロセッサモジュールの回路パターンをそのままコ
ピーすることにより、他方のプロセッサモジュールを形
成することができる。

【００５６】図１３には、この発明に係るプロセッサの
更に他の一実施例のブロック図が示されている。この実
施例では、２つのプロセッサ１と２は、線対称的に配置
されるが、比較回路がその対称線の延長上の位置に配置
される。すなわち、２つのプロセッサ１と２の比較すべ
き信号は、上記対称線にそって下側に延びて比較回路に
導かれる。この構成においても、比較回路に対して、２
つの信号伝達経路がほぼ等しくなるようにすることがで
き、信号遅延の影響を少なくすることができるものであ
る。

【００５７】図１４には、この発明に係るプロセッサの
更に他の一実施例のブロック図が示されている。この実
施例では、前述のようにクロック発生回路ＣＰＧが半導
体チップに搭載される。クロック発生回路ＣＰＧは、比
較回路が設けられる対称線上に配置され、クロックパル
スＣＫを同じ配線長さにより２つのプロセッサ１と２に
伝達する。これにより、クロックパルスの信号伝達経路
も左右対称となって対称関係にある回路ブロックでは、
ほぼ同じ遅延時間をもってクロックパルスＣＫが供給さ
れる。

【００５８】比較回路には、ラッチ回路ＦＦが設けられ
る。このラッチ回路ＦＦは、クロック発生回路ＣＰＧに
より形成されたラッチクロックＬＣＫを受けて、比較出
力をクロックエッジに同期して取り込むようにするもの
である。これにより、比較回路において比較される信号
の遅延時間のズレによるヒゲ状のパルスが出力されるこ
とがなく、安定した比較出力信号を得ることができる。

【００５９】ラッチ回路ＦＦの出力信号は、前記図５又
は図６に示したような再実行信号ＲＴとしてプロセッサ
１と２に伝達される。同図には、省略されているが、上
記ラッチ回路ＦＦの再実行信号ＲＴが連続して複数回
（ｎ回）にわたって出力されたことを検出するカウンタ
回路が設けられ、そのカウンタ回路の出力により比較出
力信号が形成される。すなわち、このカウンタ回路は、
上記ＲＴ信号を計数するものであり、比較一致信号によ
りリセットされる。これにより、連続してｎ回にわたっ
てＲＴ信号が出力されると、比較出力信号をハイレベル
のような不一致信号として出力させる。

【００６０】図１５には、上記比較動作を説明するため
のタイミング図が示されている。クロックのハイレベル
への立ち上がりエッジに同期してレジスタアドレスと書
き込みデータが出力される。上記クロックに対して半周
期遅れたタイミングで発生される書き込み許可信号によ
り指定されたレジスタに書き込み動作が行われ、レジス
タの出力が書き込まれたデータに変化する。演算フクグ
は演算器による演算時間だけ遅れて変化する。

【００６１】上記書き込み許可信号に同期し、それより
少し遅れたタイミングでラッチクロックが発生され、排
他的論理和回路及び論理和回路を通した比較出力を取り
込む。この比較結果が不一致のときにはハイレベルにさ
れた再実行指示信号ＲＴが出力される。比較結果が一致
ならばロウレベルが出力される。このように、ラッチク
ロックに同期して、比較結果を取り込むのでレジスタア
ドレス、書き込みデータあるいはレジスタ出力やフラグ
の比較される信号に多少のズレがあっても、それに影響
されないで、安定した比較出力を得ることができる。

【００６２】このようにクロック単位で一致検出をする
ことにより、故障発生から検出までの時間間隔をより小
さくすることができる。また、クロック単位での故障を
検出することができるから、上記のような再実行処理機
能を付加することも可能となり、一時故障に対して強い
プロセッサを得ることができる。

【００６３】図１６には、この発明に係るプロセッサの
更に他の一実施例の概略レイアウト図が示されている。
ＣＭＯＳ回路等の半導体集積回路においては、ノイズ等
により論理回路が誤動作を起こすことの他に、寄生サイ
リスタ素子が作動することより生じるラッチアップの対
策が必要である。従来は、回路に流れる電流をセンスし
て過剰電流が流れると電源保護回路等により電源遮断を
行って素子破壊を防止するようにしている。この構成で
は、正常に作動している他の半導体集積回路装置等にお
いても電源遮断が行われてしまうという不都合が生じ
る。特に、宇宙用や金融用といったようにシステムの一
時的な停止が許されないものでは、電源装置を含めて多
重系にする必要があるので、システム全体の規模が大き
くなってしまう。

【００６４】この実施例では、半導体チップ上におい
て、それに形成されるプロセッサ１と２及び比較回路の
全体を取り囲むようにラッチアップ対策インターフェイ
ス領域が設けられる。このラッチアップ対策インターフ
ェイス領域の外側に、ラッチアップ回復制御回路が設け
られる。このラッチアップ回復制御回路は、自身がラッ
チアップしないようにするため、レイアウトルールを緩
和するなどの対策を施した素子あるいは回路で構成され
る。上記ラッチアップ対策インターフェイス領域は、ラ
ッチアップ回復制御回路がプロセッサ１，２又は比較回
路において生じたラッチアップの影響を受けない一定の
緩衝領域であればよい。

【００６５】図１７には、図１６のプロセッサの一実施
例のブロック図が示されている。外部から供給される電
源電圧ＶＣＣは、スイッチａと過電流検出抵抗を介して
内部のプロセッサ１，２及び比較回路に供給される。上
記プロセッサ１，２に入力される信号は、スイッチｂを
介して供給される。ラッチアップ回復制御回路は、上記
検出抵抗の電圧降下Ｖｒを監視し、図１８に示した波形
図に示すように、ラッチアップと見做されるような過電
流に対応した電圧Ｖｒを検出すると、スイッチａとｂを
直ちに遮断させる。これにより、ラッチアップによる内
部回路の素子破壊が防止できる。

【００６６】ラッチアップ回復制御回路は、一定期間経
過後にスイッチａをオン状態にして内部回路に電源電圧
ＶＣＣを再投入する。そして、遅れてスイッチｂをオン
状態にして入力信号の供給を開始する。これにより、内
部のプロセッサ１，２及び比較回路は、再び動作が可能
にされる。

【００６７】この構成では、電源装置を共通とする複数
の半導体集積回路装置において、ラッチアップが生じた
半導体集積回路装置においてのみ自身で電源遮断を行っ
て素子破壊を防止する。したがって、上記電源装置を共
通とする他の半導体集積回路装置では動作を継続するこ
とができる。このように半導体集積回路装置においてラ
ッチアップ対策回路を内蔵させることにより、多重系の
システムを構成する場合でも、電源装置を共通にできる
のでシステム全体の簡素化が図られる。

【００６８】図１９には、この発明に係るプロセッサの
一実施例の実装配置図が示されている。この実施例で
は、１つの半導体集積回路装置の中に複数の半導体チッ
プが実装される。すなわち、セラミック等のような配線
基板上に３つの半導体チップが実装されて、外部からは
１つの半導体集積回路装置と同様に扱うようにすること
ができるものである。

【００６９】プロセッサモジュール１と２を構成する半
導体チップは、論理機能、物理的構成要素を全く同一に
するものであり、上記実装基板上の対称線に対して２つ
のプロセッサモジュール１と２が左右対称に配置され
る。すなわち、これらのプロセッサモジュール１を基準
にすると、プロセッサモジュール２は、それと左右が逆
にレイアウトされた半導体チップとされる。これらの半
導体チップとしてのプロセッサモジュール１と２を左右
に分ける実装基板上における対称線上には、１つの半導
体チップからなる比較回路が設けられる。

【００７０】上記２つの半導体チップからなるプロセッ
サモジュール１と２は、前記３に示した１つの半導体チ
ップ内に形成される２つのプロセッサモージュールと同
様な関係にされる。すなわち、代表として例示的に示さ
れいてる汎用レジスタは、上記比較回路が設けられる対
称線に対して対称的な位置になるように構成される。例
えば、プロセッサモジュール１を基準にすると、プロセ
ッサモジュール２はミラー反転された回路パターンを持
つ半導体チップとされる。このように２つのプロセッサ
モジュール１と２は、セラミック基板等の実装基板上に
おいて論理的機能、物理的構成要素及び物理的配置が同
一で、かつ物理的配置の相対的関係が線対称とされる。

【００７１】この実施例のように２つのプロセッサモジ
ュール１と２を、対称線を基準にして左右対称に配置す
るのは、次のような理由によるものである。比較回路
は、２つのプロセッサモジュール１と２の対応する信号
を比較する。この場合、比較回路においては、マシンサ
イクルで高速に変化する信号をリアルタイムでの比較動
作を行うようにするため、プロセッサモジュール１から
の信号伝播時間と、プロセッサモジュール２からの信号
伝播時間とを略一致させることが必要になるからであ
る。

【００７２】図１９において、これらの半導体チップ
は、公知のパッケージ技術により１つの半導体集積回路
装置として構成され、外部入力端子からは２つのプロセ
ッサモジュール１と２に対して同じ入力信号が供給さ
れ、２つのプロセッサモジュール１と２は全く同じ動作
を行うようにされる。半導体集積回路装置の外部出力端
子には、一方のプロセッサモジュールの信号が出力され
る。これにより、半導体集積回路装置にあっては、外部
からは１つのプロセッサモジュールとしてしか見えない
が、比較回路から比較出力信号が出力される点において
従来の１つのプロセッサからなるものと異なるのみであ
る。

【００７３】上記プロセッサモジュール１と２が、外部
から供給されるクロックパルスにより動作させられると
き、このクロックパルスが供給される外部端子は、上記
対称線上に近く配置される。これにより、２つのプロセ
ッサモジュール１と２とを実質的に同一のクロックタイ
ミングで動作させることができる。

【００７４】上記プロセッサモジュール１と２を、上記
のような実装基板上に形成された１つのクロックパルス
発生回路により形成されたクロックパルスで動作させる
場合には、比較回路と同様にクロックパルス発生回路
は、上記実装基板上の対称線上に配置される。これによ
り、クロックパルス発生回路と２つのプロセッサモジュ
ール１と２へのクロックパルス供給配線の長さが実質的
に同じになるようにされる。この構成に代え、個々のプ
ロセッサモジュール１と２がそれぞれクロックパルス発
生回路を内蔵するものであってもよい。この場合、それ
ぞれが半導体チップからなるプロセッサモジュール１と
２において、クロックパルス発生回路が設けられる位置
が、対称線を基準にして左右対称に配置され、互いに同
期したクロックパルスを形成するようにされる。

【００７５】図２０には、この発明に係るプロセッサの
一実施例の実装配置図示されている。この実施例におい
ても、上記同様に１つの半導体集積回路装置の中に複数
の半導体チップが実装される。すなわち、セラミック等
のような配線基板上に３つの半導体チップが実装され
て、外部からは１つの半導体集積回路装置と同様に扱う
ようにすることができるものである。

【００７６】半導体チップには、論理機能、物理的構成
要素及び物理的配置を全く同一にする２つのプロセッサ
モジュール１と２が用いられる。これらのプロセッサモ
ジール１と２を構成する半導体チップは、実装基板のほ
ぼ中心点に対して点対称的に配置される。すなわち、プ
ロセッサモジュール１を中心的に基準にして１８０°回
転させるとプロセッサモジュール２と等価になる。上記
中心点上には比較回路を構成する半導体チップが設けら
れる。

【００７７】この構成では、全く同一の半導体チップを
セラミック基板等の実装基板に対して点対称的に配置す
ることにより形成できる。これにより、プロセッサモジ
ュール１と２が全く同一のものを用いることができるの
で、前記図１９の実施例のように内部回路が左右対称に
なるように形成される２種類の半導体チップを用いる場
合に比べて簡単となる。

【００７８】図２１には、この発明に係るプロセッサを
用いた多重系多数決システムの一実施例のブロック図が
示されている。この実施例では、同じ機能を以て同時に
動作させられる複数の情報処理システムが構成される。
プロセッサは前記実施例のように２つのプロセッサモジ
ュールと比較回路、あるいは２つのプロセッサチップと
比較チップが１つのパッケージに実装されたものであ
り、同図のように実装ボード上では１つのプロセッサと
して扱われる。

【００７９】エラー検出回路は、プロセッサの処理によ
るエラーを検出するものであり、従来より公知のフォー
ルト・トレラント方式において用いられるチェック回路
である。この実施例の自己診断回路では、上記のような
従来のエラー検出の他に、プロセッサ自身が判定した比
較結果が入力される。

【００８０】自己診断において、エラーが検出されると
自身でスイッチを制御して不良ボードとして切り離され
る。このような不良ボードを除いた残りのボードにおい
て多数決演算が実行されて、処理データが出力される。

【００８１】図２２には、この発明に係るプロセッサが
用いられる多重系多数決システムにおける１つの系の一
実施例のブロック図が示されている。この実施例では、
故障発生時のボード回復機能が付加される。

【００８２】上記のような自己診断により、故障が検出
されると、直ちにスイッチＳＷを切断して自己のボード
をシステムから切り離す。この切り離された状態で、自
己診断回路は、周辺機能及びプロセッサに対してリセッ
トをかける。システム全体では、管理プログラムによっ
て一定の処理の区切り毎に、故障状態を監視しており、
故障ボードが存在するときには、メモリの内容の確認、
データの再設定のような回復処理を行った後にシステム
に復帰させる。このとき、プロセッサが比較回路を持っ
ているので、プロセッサ自身に故障の原因が無いか否か
を、試験用のプログラムの実行により簡単に把握するこ
とができる。すなわち、このようなプロセッサ自身の故
障が無いときには、上記のようなメモリの内容の確認と
データの再設定を行って故障ボードのシステムへの復帰
を行わせるようにする。これにより、高い信頼性のもと
で故障とされたボードを回復させることができる。

【００８３】上記のような故障が生じたボードの監視
は、別に設けられる管理用のプロセッサによって専門的
に行うようにしてもよい。すなわち、通信機能を用いて
管理プロセッサと接続し、ボード内部のプロセッサの故
障判定やメモリの内容の確認及びデータの再設定を行う
ようにしてもよい。このような管理プロセッサを設けた
場合には、一定の処理の区切りにおいて直ちに故障ボー
ドを再復帰させることができるから、システムの処理効
率が犠牲にならない。

【００８４】この発明に係るプロセッサは、それ自身が
故障を判定するものであるから、２つのプロセッサを持
つ２重系のシステムにおいても、故障が発生したプロセ
ッサ側を簡単に判別してマスクできるのでシステムの簡
素化を図ることができる。なお、予備のプロセッサによ
り１つの系のシステムを用意しておいて、上記プロセッ
サの自己診断によって故障とされたプロセッサが自身で
システムから切り離されると、予備のプロセッサがシス
テムに接続されるようにしてもよい。

【００８５】図２３には、この発明に係るプロセッサを
用いた多重系多数決システムの他の一実施例のブロック
図が示されている。この実施例では、同じ機能を以て同
時に動作させられる複数の情報処理システムが構成され
る。プロセッサは前記図５及び図６のように再実行機能
を持つ２つのプロセッサモジュールＰＭ1 ，ＰＭ２と比
較回路、あるいは２つのプロセッサチップと比較チップ
が１つのパッケージに実装されたものであり、同図のよ
うに実装ボード上では１つのプロセッサとして扱われ
る。

【００８６】上記のような再実行機能により、比較回路
において不一致信号が検出されたプロセッサでは再実行
処理が行われる。このとき、ウエイトタイミング制御回
路は、各ボードのプロセッサからハイレベルの再実行指
示信号を受けて、他のボード上のプロセッサに対してウ
エイト信号を発行する。これにより、他のプロセッサで
は再実行の間は、ウエイト状態となって同期がとられ
る。このようにどれかのプロセッサからの再実行指示信
号が発行されていれば、その期間に対応する長さのウエ
イト信号が各プロセッサに発行されて同期が採られる。

【００８７】このような比較再実行機能の付加により、
ボード上の１つのプロセッサにおいてノイズ等によるエ
ラーが発生した場合、直ちに故障と判定されてボードが
切り離されてしまうことがないので、高い信頼性の耐故
障システムを得ることができるようになる。

【００８８】上記の実施例より得られる作用効果は、下
記の通りである。すなわち、 （１） 論理的機能、物理的構成要素及び物理的配置が
実質的に同一にされた２個のプロセッサと、上記２個の
プロセッサの対応する信号の一致／不一致を検出する比
較回路を同一の半導体チップ内又は同一パッケージ内に
形成して比較回路の出力信号を外部に出力させることに
より、外部からは１個のプロセッサとして扱うことがで
きるとともに、半導体チップ或いはパッケージ内での信
号比較を行うものであるのでマシンサイクルでの故障診
断機能を持たせることができるという効果が得られる。

【００８９】（２） みかけ上１つの半導体集積回路装
置に２つのプロセッサと比較回路が搭載されているの
で、システムの小型・軽量化を実現することができると
いう効果が得られる。

【００９０】（３） ２個のプロセッサモジュールを半
導体チップ又は実装基板上に比較回路に対して対称的に
配置させたり、あるいは両信号の伝播遅延時間を等しく
させる遅延手段を用いることにより、比較回路に対する
信号伝搬遅延時間がほぼ等しくされるので、より高い周
波数でのクロックパルスにより動作させることができる
という効果が得られる。

【００９１】（４） ２個のプロセッサモュージルにお
ける各回路ブロックのうち、比較回路に信号を送出させ
るブロックを比較回路に近くなるように配置して信号伝
達経路を短くすることにより、動作クロックの周波数を
いっそう高くできるという効果が得られる。

【００９２】（５） 比較回路の検出動作は、その不一
致出力により予め決めれた回数を限度として２個のプロ
セッサモジュールに対して同一の情報処理動作を繰り返
して再実行させ、上記回数を超えてもなお不一致となっ
たときに外部に対して不一致出力を送出させる機能を持
たせることにより、ノイズ等による外乱に対して強いプ
ロセッサを得ることができるという効果が得られる。

【００９３】（６） ２個のプロセッサモジュールにお
いて、データのエラー検出と訂正機能を持たせることに
より、いっそう高い信頼性を得ることができるという効
果が得られる。

【００９４】（７） ２個のプロセッサモジュールは、
データ保持回路又は内蔵のキャッシュメモリの中に格納
されている特定のデータを指定して比較回路に送出させ
る特定の命令機能を持たせることにより、事前にデータ
エラー等を検出することができるという効果が得られ
る。

【００９５】（８） ラッチアップ回復制御回路を設け
て、内部回路の過電流を検出して外部から供給される電
源電圧ＶＣＣと入力信号を遮断し、一定期間後にこれら
を再投入することにより、電源装置を共通とする複数の
半導体集積回路装置において、ラッチアップが生じた半
導体集積回路装置においてのみ自身で電源遮断を行って
素子破壊を防止するものであるから、多重系のシステム
でも電源装置を共通にできるという効果が得られる。

【００９６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、プロ
セッサは、所定のプログラムに従ってデータ処理を行う
汎用的なプロセッサの他、乗算や除算等のように専門的
なデータ処理を行う特殊プロセッサであってもよい。比
較回路において比較される信号は、そのプロセッサの持
つ機能に合わせて適宜に選ばれるものである。この発明
は、外観上１つの半導体集積回路装置で構成される情報
処理装置に広く利用できる。

【００９７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、論理的機能、物理的構成要
素及び物理的配置が実質的に同一にされた２個のプロセ
ッサと、上記２個のプロセッサの対応する信号の一致／
不一致を検出する比較回路を同一の半導体チップ内又は
同一パッケージ内に形成して比較回路の出力信号を外部
に出力させることにより、外部からは１個のプロセッサ
として扱うことができるとともに、半導体チップ或いは
パッケージ内での信号比較を行うものであるのでマシン
サイクルでの故障診断機能を持たせることができる

【図面の簡単な説明】

【図１】この発明に係るプロセッサの一実施例を示す概
略レイアウト図である。

【図２】この発明に係るプロセッサの他の一実施例を示
す概略レイアウト図である。

【図３】図１のように線対称にされるプロセッサモジュ
ール１と２の一実施例を示す内部ブロック図である。

【図４】図２のように点対称にされるプロセッサモジュ
ール１と２の一実施例を示す内部ブロック図である。

【図５】比較回路の出力信号と、それに対応した２つの
プロセッサモジュール１と２の動作の一例を説明するた
めの動作図である。

【図６】比較回路の出力信号と、それに対応した２つの
プロセッサモジュール１と２の動作の他の一例を説明す
るための動作図である。

【図７】この発明に係るプロセッサの一実施例を示す概
略ブロック図である。

【図８】この発明に係るプロセッサの他の一実施例を示
すブロック図である。

【図９】この発明に係るプロセッサの他の一実施例を示
すブロック図である。

【図１０】この発明に係るプロセッサの更に他の一実施
例を示すブロック図である。

【図１１】この発明に係るプロセッサの更に他の一実施
例を示すブロック図である。

【図１２】この発明に係るプロセッサの更に他の一実施
例を示すブロック図である。

【図１３】この発明に係るプロセッサの更に他の一実施
例を示すブロック図である。

【図１４】この発明に係るプロセッサの更に他の一実施
例を示すブロック図である。

【図１５】図１４の比較回路の比較動作の一例を説明す
るためのタイミング図である。

【図１６】この発明に係るプロセッサの更に他の一実施
例を示す概略レイウト図である。

【図１７】図１６のプロセッサの一実施例を示すブロッ
ク図である。

【図１８】図１６の回路の動作の一例を説明するための
波形図である。

【図１９】この発明に係るプロセッサの一実施例を示す
実装配置図である。

【図２０】この発明に係るプロセッサの他の一実施例を
示す実装配置図である。

【図２１】この発明に係るプロセッサが用いられる多重
系多数決システムの一実施例を示すブロック図である。

【図２２】この発明に係るプロセッサが用いられる多重
系多数決システムにおける１つの系の一実施例を示すブ
ロック図である。

【図２３】この発明に係るプロセッサが用いられる多重
系多数決システムの他の一実施例を示すブロック図であ
る。

【図２４】上記の比較回路の一実施例を示す内部構成図
てある。

【符号の説明】

Ｓ１，Ｓ２，Ｄ……内部バス、ＥＣＣＤＥＣ…誤り検出
訂正デコーダ、ＥＣＣＥＮＣ…誤り検出訂正エンコー
ダ、ＤＡＴＡ…データビット、ＥＣＣ…エラー検出・訂
正ビット、ＣＰＧ…クロック発生回路、ＣＫ…クロック
パルス、ＬＣＫ…ラッチクロック、ＲＴ…再実行信号、
ＬＯＧ１，ＬＯＧ２…論理回路、ＰＭ１，ＰＭ２…プロ
セッサモジュール。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 野末 辰裕 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 高橋 宣景 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 久保 征治 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内

Claims (12)

【特許請求の範囲】
1. 【請求項１】 論理的機能、物理的構成要素及び物理的
   配置が実質的に同一にされた２個のプロセッサモジュー
   ルと、上記２個のプロセッサモジュールにおける対応す
   る信号の一致／不一致を検出して外部に出力させる比較
   回路とが同一の半導体チップ上に形成されてなることを
   特徴とする情報処理装置。
2. 【請求項２】 上記２個のプロセッサモジュールは、比
   較回路に対して対称的に配置されることにより、比較回
   路に対する信号伝搬遅延時間がほぼ等しくされるもので
   あることを特徴とする請求項１の情報処理装置。
3. 【請求項３】 上記２個のプロセッサモジュールのう
   ち、比較回路に対して近接されて設けられた一方のプロ
   セッサモジュール側の信号経路には、他方のプロセッサ
   モジュールと比較回路との信号伝搬遅延時間差を補償す
   る遅延手段が設けられるものであることを特徴とする請
   求項１の情報処理装置。
4. 【請求項４】 上記２個のプロセッサモージルにおける
   各回路ブロックのうち、比較回路に信号を送出させるブ
   ロックは、比較回路に近くなるように配置され、かつ信
   号伝達経路が短くされるものであることを特徴とする請
   求項１又は請求項２の情報処理装置。
5. 【請求項５】 上記比較回路の検出動作は、その不一致
   出力により予め決めれた回数を限度として２個のプロセ
   ッサモジュールに対して同一の情報処理動作を繰り返し
   て再実行させ、上記回数を超えてもなお不一致となった
   ときに外部に対して不一致出力を送出させるものである
   ことを特徴とする請求項１、請求項２、請求項３又は請
   求項４の情報処理装置。
6. 【請求項６】 上記２個のプロセッサモジュールは、デ
   ータのエラー検出と訂正機能を持つものであり、比較回
   路には訂正されたデータが供給されるものであることを
   特徴とす請求項１、請求項２、請求項３、請求項４又は
   請求項５の情報処理装置。
7. 【請求項７】 上記比較回路は、データ保持回路に対す
   るデータ、アドレス信号及び演算フラグであることを特
   徴とする請求項１、請求項２、請求項３、請求項４、請
   求項５又は請求項６の情報処理装置。
8. 【請求項８】 ２個のプロセッサモージュールは、デー
   タ保持回路の中に格納されている特定のデータを指定し
   て比較回路に送出させる特定の命令機能を持つものであ
   ることを特徴とする請求項１、請求項２、請求項３、請
   求項４、請求項５、請求項６又は請求項７の情報処理装
   置。
9. 【請求項９】 ２個のプロセッサモージュールはキャシ
   ュメモリを持つとともに、それぞれのキャッシュメモリ
   の中に格納されている特定のデータを指定して比較回路
   に送出させる特定の命令機能を持つものであることを特
   徴とする請求項１、請求項２、請求項３、請求項４、請
   求項５、請求項６又は請求項７の情報処理装置。
10. 【請求項１０】 上記２個のプロセッサモジュール及び
    比較回路が形成される半導体チップには、それらと電気
    的に切り離された位置にラッチアップ回復制御回路と、
    このラッチアップ回復制御回路により形成されたラッチ
    アップ検出信号により２個のプロセッサモジュール及び
    比較回路を含む内部回路に供給される電源電圧と入力信
    号を切断させるスイッチとが設けられるものであること
    を特徴とする請求項１の情報処理装置。
11. 【請求項１１】 論理的機能、物理的構成要素及び物理
    的配置が実質的に同一にされた２個のプロセッサチップ
    と、上記２個のプロセッサチップにおける対応する信号
    の一致／不一致を検出して外部に出力させる比較回路チ
    ップとが同一の半導体集積回路装置のパッケージ内に実
    装されてなることを特徴とする情報処理装置。
12. 【請求項１２】 ２個のプロセッサチップは、比較回路
    チップに対して対称的に配置されることにより、比較回
    路チップに対する信号伝搬遅延時間がほぼ等しくされる
    ものであることを特徴とする請求項１１の情報処理装
    置。