JPH06161936A - 周辺装置セレクト回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明はアドレスデータより周辺装置をセレ
クトする周辺装置セレクト回路に関し、仕様変更にも容
易に対応できるよう改良した周辺装置セレクト回路を提
供することを目的とする。 【構成】 マイクロプロセッサを用いた制御システムに
おける周辺装置をセレクトする周辺装置セレクト回路で
あって、アドレスに対応してセレクト情報を格納するセ
レクト情報格納手段（１）と、セレクト情報を送出する
タイミング信号を発生するセレクトタイミング発生手段
（２）と、前記セレクトタイミング発生手段（２）で発
生するタイミングを選択するための選択情報を格納する
タイミング選択情報格納手段（３）と、を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサを用
いた制御システムにおける周辺装置をセレクトする周辺
装置セレクト回路に関する。

【０００２】

【従来の技術】今日では、装置や機器を制御する制御シ
ステムにはマイクロプロセッサが使用され、このプロセ
ッサによって制御を行われるのが一般的である。マイク
ロプロセッサによって制御を行なわせるには、制御を行
なわせる装置や機器または回路等の周辺装置の指定もア
ドレス信号に対応させた信号で行なわれる。したがっ
て、マイクロプロセッサより送出されるアドレス信号を
常時監視し、周辺装置を指定するアドレスが送出された
ならば、周辺装置セレクト回路が指定された周辺装置を
選択して、制御信号が指定された周辺装置に転送される
ようにしている。

【０００３】このようなアドレス信号をデコードして周
辺装置をセレクトする周辺装置セレクト回路の従来例
は、図４に示されるように、アンド回路、オア回路およ
び反転回路等の論理回路の組合せによって構成してい
た。

【０００４】

【発明が解決しようとする課題】このため、新規にアド
レスをデコードして周辺装置をセレクトする周辺装置セ
レクト回路を構成するには、メモリマップに基いて直理
値を作り、ブール代数、カルノー図などによって回路設
計を行なわなければならない。

【０００５】また、仕様の変更などによりメモリマップ
に変更が生じた場合は、仕様変更のつど設計を再度行な
わなければならなかった。また、さらに、装置が組み上
った後、仕様に変更が生じた場合は、回路の変更が非常
に面倒になる。

【０００６】本発明は、仕様の変更にも容易に対応で
き、実装面積が削減できるよう改良した周辺装置セレク
ト回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】前述の課題を解決するた
めに、本発明が採用した手段を図１を参照して説明す
る。図１は本発明の原理図である。マイクロプロセッサ
を用いた制御システムにおける周辺装置をセレクトする
周辺装置セレクト回路であって、（ａ）アドレスに対応
してセレクト情報を格納するセレクト情報格納手段１
と、（ｂ）前記セレクト情報格納手段１より読出された
セレクト情報を送出するタイミング信号を発生するセレ
クトタイミング発生手段２と、（ｃ）前記アドレス信号
に対応して前記セレクトタイミング発生手段２で発生す
るタイミングを選択するための選択情報を格納するタイ
ミング選択情報格納手段３と、を備える。

【０００８】

【作用】セレクト情報格納手段１では、マイクロプロセ
ッサより送出されるアドレス信号に対応して、周辺装置
をセレクトするセレクト情報を格納する。セレクトタイ
ミング発生手段２では、セレクト情報格納手段１に格納
されているセレクト情報が読出され、指定された周辺装
置にセレクト信号が送出される時の送出タイミング信号
を発生する。

【０００９】タイミング選択情報格納手段３では、前記
セレクト情報格納手段１に格納されているセレクト情報
に対応して、前記セレクトタイミング発生手段２で発生
させるタイミングを選択させる情報が格納されており、
読出された選択情報にもとずいたタイミングのセレクト
信号が送出される。

【００１０】以上のように、アドレス信号に対応して周
辺装置をセレクトするセレクト情報およびセレクト信号
を送出するタイミングを指定する情報を格納させ、マイ
クロプロセッサより送出されるアドレス信号に対応して
セレクト情報およびタイミング選択情報を読出してセレ
クト信号を送出するようにしたので、仕様変更に対して
は格納されているセレクト情報およびタイミング選択情
報を書換えるのみで容易に対処することができる。

【００１１】

【実施例】本発明の一実施例を図２および３を参照して
説明する。図２は本発明の実施例の構成図、図３は同実
施例の動作タイミングチャートである。図２において、
１００および３００は書換可能な不揮発性メモリで構成
される読出し専用メモリ（ＲＯＭ（Ａ）およびＲＯＭ
（Ｂ））で、それぞれ前述したセレクト情報格納手段１
およびタイミング選択情報格納手段３に対応する。

【００１２】ＲＯＭ（Ａ）１００のＡ０〜Ａ１５はアド
レス信号が入力される端子であり、また、Ｏ０〜Ｏ７は
出力端子であり、実施例の場合はＯ０〜Ｏ７に対応した
８個の周辺装置をセレクトする。ＲＯＭ（Ａ）１００に
格納されているセレクト情報は、いずれの周辺装置をセ
レクトしない場合は全て“１”が、すなわち“１”が８
個格納されている。また、周辺装置をセレクトする場合
は、セレクトする周辺装置に対応する出力端子（Ｏ０〜
Ｏ７）に出力されるビットのみ“０”が、その他のビッ
トには“１”が格納されている。

【００１３】したがって、図示しないマイクロプロセッ
サよりアドレス信号が送出されると、送出されたアドレ
スに対応したデータが出力端子に読出される。読出され
た信号はフリップフロップ２１３〜２２０で送出タイミ
ングが合わされると共に整形されてセレクト信号として
送出される。

【００１４】また、ＲＯＭ（Ｂ）３００に格納されてい
るタイミング選択情報は、第１ビットが“１”であれば
マスタクロックＭＣＫに同期して、また“０”ならばＣ
ＯＮＴで示される端子に入力される信号のタイミングに
よってセレクト信号が出力される。また第２ビットが
“１”ならばマスタクロックＭＣＫの立上りで、“０”
ならば立下り時点でセレクト信号が出力される。さら
に、第３ビットが“１”ならばＲＯＭの格納されている
情報の書換えを、“０”ならば通常の動作が行なわれ
る。

【００１５】反転回路２０１および２０２、アンド回路
２０３および２０４とオア回路２０５で構成される回路
はマスタクロックＭＣＫ信号と反転した信号とのいづれ
かを出力させる回路であり、ＲＯＭ（Ｂ）３００より読
出された第２ビットの格納値によって選択される。

【００１６】また、４００はスイッチであり、ＲＯＭ
（Ｂ）３００より読出された第３ビットが“１”ならば
スイッチ４００が閉じて、書換データがＲＯＭ（Ａ）１
００に転送されてデータの書換えが行なわれる。なお、
この時フリップフロップ２１３〜２２０にはリセットが
かかり、セレクト信号は出力されない。

【００１７】図３は実施例の動作タイミングチャートを
示したものであり、ＭＣＫはマスタクロック、ＡＬＥは
、ＷＥ（ＲＥ）はＲＯＭのデータ書込タイミン
グ、アドレス・データバスはマイクロプロセッサより信
号を示している。フリップフロップ２０７はＡＬＥまた
は外部よりのリセット信号によって制御され、マスタク
ロックＭＣＫの不必要なタイミングでセレクト信号ＣＳ
が送出されないように抑制するパルスを発生しノア回路
２０６に入力される。

【００１８】したがって、ノア回路２０６の出力には、
図３に示すように、ＦＦ２０７、マスタクロックＭＣＫ
またはその反転した信号およびライトイネーブル信号Ｗ
Ｅとのノアがとられてた信号が出力されて、フリップフ
ロップ２１３〜２２０に入力される。

【００１９】したがって、このノア回路２０６からの出
力信号はセレクト信号を出力するタイミングを与えてい
る。なお実施例では個別の論理回路で構成した場合を示
しているが、これらの構成回路を一体化して１チップの
ＩＣ回路で構成することもでき、このようにＩＣ化する
ことにより実装面積を削減させることができる。

【００２０】

【発明の効果】以上説明したように、本発明によれば次
の諸効果が得られる。 アドレス信号に対応して周辺装置をセレクトするセ
レクト情報およびセレクト信号を送出するタイミングを
指定する情報を格納させ、マイクロプロセッサより送出
されるアドレス信号に対応してセレクト情報およびタイ
ミング選択情報を読出してセレクト信号を送出するよう
にしたので、仕様変更に対しては格納されているセレク
ト情報およびタイミング選択情報を書換えるのみで容易
に対処することができる。

【００２１】 また、構成回路を一体化してＩＣ回路
で構成することにより、実装面積を削減することができ
る。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の実施例の構成図である。

【図３】同実施例の動作タイミングチャートである。

【図４】従来例の構成図である。

【符号の説明】

１ セレクト情報格納手段 ２ セレクトタイミング発生手段 ３ タイミング選択情報格納手段 １００，３００ 読出し専用メモリ ２０７，２１３〜２２０ フリップフロップ ４００ スイッチ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサを用いた制御システ
   ムにおける周辺装置をセレクトする周辺装置セレクト回
   路であって、 （ａ）アドレスに対応してセレクト情報を格納するセレ
   クト情報格納手段（１）と、 （ｂ）前記セレクト情報格納手段（１）より読出された
   セレクト情報を送出するタイミング信号を発生するセレ
   クトタイミング発生手段（２）と、 （ｃ）前記アドレス信号に対応して前記セレクトタイミ
   ング発生手段（２）で発生するタイミングを選択するた
   めの選択情報を格納するタイミング選択情報格納手段
   （３）と、を備えたことを特徴とする周辺装置セレクト
   回路。
2. 【請求項２】 前記セレクト情報格納手段（１）および
   前記タイミング選択情報格納手段（３）を書き換え可能
   な不揮発性メモリで構成したことを特徴とする請求項１
   記載の周辺装置セレクト回路。
3. 【請求項３】 前記セレクト情報格納手段（１）、前記
   セレクトタイミング発生手段（２）および前記タイミン
   グ選択情報格納手段（３）を１チップに実装したことを
   特徴とする請求項１または２記載の周辺装置セレクト回
   路。