JPH04309190A - 掛算回路 - Google Patents
掛算回路Info
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- JPH04309190A JPH04309190A JP3073462A JP7346291A JPH04309190A JP H04309190 A JPH04309190 A JP H04309190A JP 3073462 A JP3073462 A JP 3073462A JP 7346291 A JP7346291 A JP 7346291A JP H04309190 A JPH04309190 A JP H04309190A
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- squaring
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- G06G—ANALOGUE COMPUTERS
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- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division
- G06G7/164—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division using means for evaluating powers, e.g. quarter square multiplier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は掛算回路に関し、特に信
号の変調や復調に用いられる高精度の掛算回路に関する
。
号の変調や復調に用いられる高精度の掛算回路に関する
。
【０００２】
【従来の技術】従来のこの種の掛算回路としては、図４
に示すような差動回路を用いたギルバート掛算回路や、
これの回路素子をＭＯＳトランジスタに置きかえた図５
に示す回路、あるいは、図６に示すＣＭＯＳ掛算回路等
が知られていた。
に示すような差動回路を用いたギルバート掛算回路や、
これの回路素子をＭＯＳトランジスタに置きかえた図５
に示す回路、あるいは、図６に示すＣＭＯＳ掛算回路等
が知られていた。
【０００３】図４に示すギルバート掛算回路は、トラン
ジスタＱ１，Ｑ２からなる差動回路５と、入力信号Ｖ１
が入力しトランジスタＱ３，Ｑ４からなる差動回路６と
、入力信号Ｖ２が入力しトランジスタＱ５，Ｑ６からな
る差動回路７とから構成されている。
ジスタＱ１，Ｑ２からなる差動回路５と、入力信号Ｖ１
が入力しトランジスタＱ３，Ｑ４からなる差動回路６と
、入力信号Ｖ２が入力しトランジスタＱ５，Ｑ６からな
る差動回路７とから構成されている。
【０００４】次に、本回路の動作について説明する。
【０００５】トランジスタＱ１〜Ｑ６のコレクタ電流を
それぞれＩＣ１〜ＩＣ６とすると、以下の（１）〜（６
）式のように示される。
それぞれＩＣ１〜ＩＣ６とすると、以下の（１）〜（６
）式のように示される。
【０００６】
【０００７】出力信号ＩＯは（７）式で表わされる。
【０００８】
【０００９】（７）式で示されるように、入力信号Ｖ１
および入力信号Ｖ２のいずれに対しても同一特性となる
。
および入力信号Ｖ２のいずれに対しても同一特性となる
。
【００１０】ここで、（７）式のｔａｎｈｘは以下のよ
うに級数展開できる。
うに級数展開できる。
【００１１】
【００１２】したがって、本回路は、２つの入力信号が
いずれも小信号である場合には掛算回路として動作する
。
いずれも小信号である場合には掛算回路として動作する
。
【００１３】次に、図５に示す回路素子をＭＯＳトラン
ジスタに置きかえた掛算回路は、トランジスタＭ１，Ｍ
２からなる差動回路８と、入力信号Ｖ１が入力しトラン
ジスタＭ３，Ｍ４からなる差動回路９と、入力信号Ｖ２
が入力しトランジスタＭ５，Ｍ６からなる差動回路１０
とから構成されている。
ジスタに置きかえた掛算回路は、トランジスタＭ１，Ｍ
２からなる差動回路８と、入力信号Ｖ１が入力しトラン
ジスタＭ３，Ｍ４からなる差動回路９と、入力信号Ｖ２
が入力しトランジスタＭ５，Ｍ６からなる差動回路１０
とから構成されている。
【００１４】次に、本回路の動作について説明する。
【００１５】図４の回路と同様の解析を行ない、出力電
流ＩＯを求めると以下のようになる。
流ＩＯを求めると以下のようになる。
【００１６】
【００１７】また、ＩＶ１は入力信号Ｖ１に対する定電
流源の電流Ｉ０／２で駆動される差動増幅器の差動出力
電流すなわちトランスフアーカーブを、ＩＶ２は入力信
号Ｖ２に対する定電流源の電流Ｉ０で駆動される差動増
幅器のトランスフアーカーブをそれぞれ示す。
流源の電流Ｉ０／２で駆動される差動増幅器の差動出力
電流すなわちトランスフアーカーブを、ＩＶ２は入力信
号Ｖ２に対する定電流源の電流Ｉ０で駆動される差動増
幅器のトランスフアーカーブをそれぞれ示す。
【００１８】差動増幅器のトランスフアーカーブは、入
力信号の電圧が小さければ直線とみなされる。したがっ
て、（１２）式は入力信号Ｖ１，Ｖ２が小さい範囲では
掛算回路となっていることを示す。
力信号の電圧が小さければ直線とみなされる。したがっ
て、（１２）式は入力信号Ｖ１，Ｖ２が小さい範囲では
掛算回路となっていることを示す。
【００１９】特に、（１１）式より入力電圧Ｖ１に対し
ては入力電圧Ｖ２に対する場合に比べて直線性の良い掛
算回路特性の範囲が狭くなることが予想される。また、
同一サイズのトランジスタで構成する場合は、２つの入
力信号Ｖ１，Ｖ２に対する動作範囲は（１１）式をさら
に級数展開して整理すると次式のようになる。
ては入力電圧Ｖ２に対する場合に比べて直線性の良い掛
算回路特性の範囲が狭くなることが予想される。また、
同一サイズのトランジスタで構成する場合は、２つの入
力信号Ｖ１，Ｖ２に対する動作範囲は（１１）式をさら
に級数展開して整理すると次式のようになる。
【００２０】
【００２１】すなわち、入力電圧Ｖ１に対する直線動作
範囲は入力電圧Ｖ２に対する直線動作範囲に比して次式
のようになる。
範囲は入力電圧Ｖ２に対する直線動作範囲に比して次式
のようになる。
【００２２】
【００２３】次に、図６に示すＣＭＯＳ掛算回路は、ト
ランジスタＭ１〜Ｍ８，Ｍ２４，Ｍ２５からなる差動入
力加算器１１と、トランジスタＭ１１〜Ｍ１８，Ｍ２１
，Ｍ２２からなる差動入力加算器１２と、トランジスタ
Ｍ２９〜Ｍ３３からなる差動増幅器１３と、トランジス
タＭ９，Ｍ１０，Ｍ１９，Ｍ２０と抵抗ＲＬ１，ＲＬ２
，ＲＰからなる双差動二乗回路１４とを備えている。
ランジスタＭ１〜Ｍ８，Ｍ２４，Ｍ２５からなる差動入
力加算器１１と、トランジスタＭ１１〜Ｍ１８，Ｍ２１
，Ｍ２２からなる差動入力加算器１２と、トランジスタ
Ｍ２９〜Ｍ３３からなる差動増幅器１３と、トランジス
タＭ９，Ｍ１０，Ｍ１９，Ｍ２０と抵抗ＲＬ１，ＲＬ２
，ＲＰからなる双差動二乗回路１４とを備えている。
【００２４】次に、本回路の動作について説明する。
【００２５】差動入力加算器１２の第二の入力は差動増
幅器１３で反転されるから、入力信号Ｖ２に対して、−
Ｖ２が入力される。すなわち、差動入力加算器１２の出
力は、入力信号Ｖ１と入力信号Ｖ２に対して両者の差で
ある（Ｖ１−Ｖ２）を出力している。一方、差動入力加
算器１１は両者の和である（Ｖ１＋Ｖ２）を出力してい
る。上記２つの差動入力加算器１１，１２の出力は、双
差動二乗回路１４の入力信号となっている。
幅器１３で反転されるから、入力信号Ｖ２に対して、−
Ｖ２が入力される。すなわち、差動入力加算器１２の出
力は、入力信号Ｖ１と入力信号Ｖ２に対して両者の差で
ある（Ｖ１−Ｖ２）を出力している。一方、差動入力加
算器１１は両者の和である（Ｖ１＋Ｖ２）を出力してい
る。上記２つの差動入力加算器１１，１２の出力は、双
差動二乗回路１４の入力信号となっている。
【００２６】入力信号Ｖ１，Ｖ２に対して、双差動二乗
回路１４の出力ＶＯは次式で示され、掛算回路となって
いることがわかる。
回路１４の出力ＶＯは次式で示され、掛算回路となって
いることがわかる。
【００２７】
【００２８】
【発明が解決しようとする課題】上述した従来の掛算回
路は、直線性の良好な入力信号レベルの範囲、すなわち
、ダイナミックレンジが狭いという欠点があった。
路は、直線性の良好な入力信号レベルの範囲、すなわち
、ダイナミックレンジが狭いという欠点があった。
【００２９】本発明の目的は、以上の欠点を解決し、高
精度でかつダイナミックレンジの広い掛算回路を提供す
ることにある。
精度でかつダイナミックレンジの広い掛算回路を提供す
ることにある。
【００３０】
【課題を解決するための手段】本発明の掛算回路は、第
一の入力を２乗する第一の二乗回路と、第二の入力を２
乗する第二の二乗回路と、前記第一および第二の入力の
差を２乗する第三の二乗回路と、前記第一および第二の
二乗回路の出力を加算し前記第三の二乗回路の出力を減
算する加算回路とを備える掛算回路において、前記第一
，第二，第三の二乗回路はそれぞれ差動対を構成する第
二のトランジスタのゲート幅とゲート長の比が第一のト
ランジスタのゲート幅とゲート長の比より大きい第一お
よび第二の差動対を備え、前記第一の差動対の前記第一
のトランジスタのゲートと前記第二の差動対の前記第二
のトランジスタのゲートとを共通接続し、前記第一の差
動対の前記第二のトランジスタのゲートと前記第二の差
動対の前記第一のトランジスタのゲートとを共通接続し
、前記加算回路は前記第一，第三の二乗回路のそれぞれ
の前記第一の差動対の前記第一のトランジスタのゲート
を共通接続して前記第一の入力を入力し、前記第二の二
乗回路の前記第一の差動対の前記第一のトランジスタの
ゲートと前記第三の二乗回路の前記第二の差動対の前記
第一のトランジスタのゲートを共通接続して前記第二の
入力を入力し、前記第一，第二の二乗回路の前記第一，
第二の差動対の前記第一のトランジスタのドレインと前
記第三の二乗回路の前記第一，第二の差動対の前記第二
のトランジスタのドレインとを共通接続し、前記第一，
第二の二乗回路の前記第一，第二の差動対の前記第二の
トランジスタのドレインと前記第三の二乗回路の前記第
一，第二の差動対の前記第一のトランジスタのドレイン
とを共通接続して構成されている。
一の入力を２乗する第一の二乗回路と、第二の入力を２
乗する第二の二乗回路と、前記第一および第二の入力の
差を２乗する第三の二乗回路と、前記第一および第二の
二乗回路の出力を加算し前記第三の二乗回路の出力を減
算する加算回路とを備える掛算回路において、前記第一
，第二，第三の二乗回路はそれぞれ差動対を構成する第
二のトランジスタのゲート幅とゲート長の比が第一のト
ランジスタのゲート幅とゲート長の比より大きい第一お
よび第二の差動対を備え、前記第一の差動対の前記第一
のトランジスタのゲートと前記第二の差動対の前記第二
のトランジスタのゲートとを共通接続し、前記第一の差
動対の前記第二のトランジスタのゲートと前記第二の差
動対の前記第一のトランジスタのゲートとを共通接続し
、前記加算回路は前記第一，第三の二乗回路のそれぞれ
の前記第一の差動対の前記第一のトランジスタのゲート
を共通接続して前記第一の入力を入力し、前記第二の二
乗回路の前記第一の差動対の前記第一のトランジスタの
ゲートと前記第三の二乗回路の前記第二の差動対の前記
第一のトランジスタのゲートを共通接続して前記第二の
入力を入力し、前記第一，第二の二乗回路の前記第一，
第二の差動対の前記第一のトランジスタのドレインと前
記第三の二乗回路の前記第一，第二の差動対の前記第二
のトランジスタのドレインとを共通接続し、前記第一，
第二の二乗回路の前記第一，第二の差動対の前記第二の
トランジスタのドレインと前記第三の二乗回路の前記第
一，第二の差動対の前記第一のトランジスタのドレイン
とを共通接続して構成されている。
【００３１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００３２】図１は本発明の掛算回路の一実施例を示す
回路図である。
回路図である。
【００３３】本実施例の掛算回路は、図１に示すように
、ＭＯＳトランジスタＭ１〜Ｍ４からなる二乗回路１と
、ＭＯＳトランジスタＭ５〜Ｍ８からなる二乗回路２と
、ＭＯＳトランジスタＭ９〜Ｍ１２からなる二乗回路２
とを備えて構成されている。
、ＭＯＳトランジスタＭ１〜Ｍ４からなる二乗回路１と
、ＭＯＳトランジスタＭ５〜Ｍ８からなる二乗回路２と
、ＭＯＳトランジスタＭ９〜Ｍ１２からなる二乗回路２
とを備えて構成されている。
【００３４】二乗回路１は、ＭＯＳトランジスタＭ１，
Ｍ２と定電流源Ａ１およびＭＯＳトランジスタＭ３，Ｍ
４と定電流源Ａ２からなる２つの差動対から構成される
。
Ｍ２と定電流源Ａ１およびＭＯＳトランジスタＭ３，Ｍ
４と定電流源Ａ２からなる２つの差動対から構成される
。
【００３５】二乗回路２は、ＭＯＳトランジスタＭ５，
Ｍ６と定電流源Ａ３およびＭＯＳトランジスタＭ７，Ｍ
８と定電流源Ａ４からなる２つの差動対から構成される
。
Ｍ６と定電流源Ａ３およびＭＯＳトランジスタＭ７，Ｍ
８と定電流源Ａ４からなる２つの差動対から構成される
。
【００３６】二乗回路３は、ＭＯＳトランジスタＭ９，
Ｍ１０と定電流源Ａ５およびＭＯＳトランジスタＭ１１
，Ｍ１２と定電流源Ａ６からなる２つの差動対から構成
される。
Ｍ１０と定電流源Ａ５およびＭＯＳトランジスタＭ１１
，Ｍ１２と定電流源Ａ６からなる２つの差動対から構成
される。
【００３７】入力信号Ｖ１の正相信号は、二乗回路１の
ＭＯＳトランジスタＭ１，Ｍ４と、二乗回路３のＭＯＳ
トランジスタＭ９，Ｍ１２のそれぞれゲートに入力され
る。
ＭＯＳトランジスタＭ１，Ｍ４と、二乗回路３のＭＯＳ
トランジスタＭ９，Ｍ１２のそれぞれゲートに入力され
る。
【００３８】入力信号Ｖ１の逆相信号は入力信号Ｖ２の
逆相信号と共通接続され、二乗回路１のＭＯＳトランジ
スタＭ２，Ｍ３と、二乗回路２のＭＯＳトランジスタＭ
６，Ｍ７のそれぞれゲートに入力される。
逆相信号と共通接続され、二乗回路１のＭＯＳトランジ
スタＭ２，Ｍ３と、二乗回路２のＭＯＳトランジスタＭ
６，Ｍ７のそれぞれゲートに入力される。
【００３９】入力信号Ｖ２の正相信号は、二乗回路２の
ＭＯＳトランジスタＭ５，Ｍ８と、二乗回路３のＭＯＳ
トランジスタＭ１０，Ｍ１１のそれぞれゲートに入力さ
れる。
ＭＯＳトランジスタＭ５，Ｍ８と、二乗回路３のＭＯＳ
トランジスタＭ１０，Ｍ１１のそれぞれゲートに入力さ
れる。
【００４０】二乗回路１のＭＯＳトランジスタＭ１，Ｍ
３と、二乗回路２のＭＯＳトランジスタＭ５，Ｍ７と、
二乗回路３のＭＯＳトランジスタＭ１０，Ｍ１２のそれ
ぞれのドレインは共通接続され、出力信号Ｉ１を出力す
る。
３と、二乗回路２のＭＯＳトランジスタＭ５，Ｍ７と、
二乗回路３のＭＯＳトランジスタＭ１０，Ｍ１２のそれ
ぞれのドレインは共通接続され、出力信号Ｉ１を出力す
る。
【００４１】二乗回路１のＭＯＳトランジスタＭ２，Ｍ
４と、二乗回路２のＭＯＳトランジスタＭ６，Ｍ８と、
二乗回路３のＭＯＳトランジスタＭ９，Ｍ１１のそれぞ
れのドレインは共通接続され、出力信号Ｉ１を出力する
。
４と、二乗回路２のＭＯＳトランジスタＭ６，Ｍ８と、
二乗回路３のＭＯＳトランジスタＭ９，Ｍ１１のそれぞ
れのドレインは共通接続され、出力信号Ｉ１を出力する
。
【００４２】次に、本実施例の動作について説明する。
【００４３】図２は、本発明の掛算回路の動作原理を示
すブロック図である。
すブロック図である。
【００４４】図２において、入力信号Ｖ１を２乗する二
乗回路２１と、入力信号Ｖ２を２乗する二乗回路２２と
、入力信号Ｖ１，Ｖ２の差（Ｖ１−Ｖ２）を２乗する二
乗回路２３と、二乗回路２１の出力と二乗回路２２出力
とを加算し、二乗回路２３の出力を減算する加算回路２
４とから構成されている。
乗回路２１と、入力信号Ｖ２を２乗する二乗回路２２と
、入力信号Ｖ１，Ｖ２の差（Ｖ１−Ｖ２）を２乗する二
乗回路２３と、二乗回路２１の出力と二乗回路２２出力
とを加算し、二乗回路２３の出力を減算する加算回路２
４とから構成されている。
【００４５】図２の回路に入力信号Ｖ１，Ｖ２を入力す
ると出力信号ＶＯは次式で示される。
ると出力信号ＶＯは次式で示される。
【００４６】
【００４７】すなわち、入力信号Ｖ１，Ｖ２の掛算の結
果として両者の積２Ｖ１Ｖ２が得られる。
果として両者の積２Ｖ１Ｖ２が得られる。
【００４８】本実施例では、図１に示す二乗回路１〜３
が、それぞれ図２の二乗回路２１〜２３に相当し、図２
の加算回路２４は、二乗回路１〜３に含まれている構成
となっている。
が、それぞれ図２の二乗回路２１〜２３に相当し、図２
の加算回路２４は、二乗回路１〜３に含まれている構成
となっている。
【００４９】図１において、ＭＯＳトランジスタＭ１〜
Ｍ１２のゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌを、それぞ
れ、Ｗ１／Ｌ１〜Ｗ１２／Ｌ１２とする。
Ｍ１２のゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌを、それぞ
れ、Ｗ１／Ｌ１〜Ｗ１２／Ｌ１２とする。
【００５０】二乗回路１〜３の２つの差動対を構成する
ＭＯＳトランジスタのうち、次式に示すように、偶数番
号のもののＷ／Ｌを奇数番号のもののＷ／Ｌより大きく
設定する。
ＭＯＳトランジスタのうち、次式に示すように、偶数番
号のもののＷ／Ｌを奇数番号のもののＷ／Ｌより大きく
設定する。
【００５１】
【００５２】二乗回路１のＭＯＳトランジスタＭ１〜Ｍ
４のドレイン電流Ｉｄ１〜Ｉｄ４は次式で示される。
４のドレイン電流Ｉｄ１〜Ｉｄ４は次式で示される。
【００５３】
【００５４】また、Ｉｄ１〜Ｉｄ４、および、Ｖｇｓ１
〜Ｖｇｓ４の間には以下の関係が成立する。
〜Ｖｇｓ４の間には以下の関係が成立する。
【００５５】
【００５６】以上より、二乗回路１のＭＯＳトランジス
タＭ１，Ｍ２のドレイン電流Ｉｄ１，Ｉｄ２の差（Ｉｄ
１−Ｉｄ２）、および、ＭＯＳトランジスタＭ３，Ｍ４
のドレイン電流Ｉｄ３，Ｉｄ４の差（Ｉｄ３−Ｉｄ４）
はそれぞれ次式で表わされる。
タＭ１，Ｍ２のドレイン電流Ｉｄ１，Ｉｄ２の差（Ｉｄ
１−Ｉｄ２）、および、ＭＯＳトランジスタＭ３，Ｍ４
のドレイン電流Ｉｄ３，Ｉｄ４の差（Ｉｄ３−Ｉｄ４）
はそれぞれ次式で表わされる。
【００５７】
【００５８】したがって、二乗回路１の差動出力電流Δ
Ｉ１は（２９）式により求められる。
Ｉ１は（２９）式により求められる。
【００５９】
【００６０】（２９）式より明らかなように、二乗回路
１の差動出力電流ΔＩ１は入力信号Ｖ１の２乗に比例し
ている。すなわち、二乗回路１は二乗回路として動作し
ている。
１の差動出力電流ΔＩ１は入力信号Ｖ１の２乗に比例し
ている。すなわち、二乗回路１は二乗回路として動作し
ている。
【００６１】同様に、二乗回路２，二乗回路３の差動出
力電流ΔＩ２，ΔＩ３についてもそれぞれ（３０），（
３１）式により求められる。
力電流ΔＩ２，ΔＩ３についてもそれぞれ（３０），（
３１）式により求められる。
【００６２】
【００６３】したがって、図１の掛算回路全体の差動出
力電流ΔＩは（３２）式により求められる。
力電流ΔＩは（３２）式により求められる。
【００６４】
【００６５】（２９）式より明らかなように、図１の掛
算回路の差動出力電流ΔＩは、入力信号Ｖ１，Ｖ２の積
で表わされる。すなわち、掛算回路として動作している
。
算回路の差動出力電流ΔＩは、入力信号Ｖ１，Ｖ２の積
で表わされる。すなわち、掛算回路として動作している
。
【００６６】さらに、二乗回路３の定電流源Ａ５，Ａ６
の電流値を２Ｉ０とすれば、（３２）式のＩ０の項はキ
ャンセルされ、この場合の掛算回路の差動出力電流ΔＩ
ａは（３３），（３４）式により求められる。
の電流値を２Ｉ０とすれば、（３２）式のＩ０の項はキ
ャンセルされ、この場合の掛算回路の差動出力電流ΔＩ
ａは（３３），（３４）式により求められる。
【００６７】
【００６８】同様な効果は、二乗回路１，２と同一の構
成および出力側の接続で、各トランジスタのゲートを入
力信号の共通（逆相）端子に接続した、すなわち、無入
力の二乗回路を付加することによっても得られる。
成および出力側の接続で、各トランジスタのゲートを入
力信号の共通（逆相）端子に接続した、すなわち、無入
力の二乗回路を付加することによっても得られる。
【００６９】（３４）式に示されるように、この場合の
掛算回路の差動出力電流ΔＩａは、入力信号Ｖ１，Ｖ２
の積と、ＭＯＳトランジスタの物性およびマスク寸法の
みで決まる比例係数のみで設定される。
掛算回路の差動出力電流ΔＩａは、入力信号Ｖ１，Ｖ２
の積と、ＭＯＳトランジスタの物性およびマスク寸法の
みで決まる比例係数のみで設定される。
【００７０】以上説明したように、（３２）〜（３４）
式の導出過程では計算の途中で式の近似を行なっていな
い。したがって、本実施例の掛算回路における掛算動作
特性の精度は、回路構成素子、すなわち、ＭＯＳトラン
ジスタの比精度が支配的であると考えられるので、半導
体集積回路上で実現することにより本質的に高精度な掛
算回路が得られると期待される。
式の導出過程では計算の途中で式の近似を行なっていな
い。したがって、本実施例の掛算回路における掛算動作
特性の精度は、回路構成素子、すなわち、ＭＯＳトラン
ジスタの比精度が支配的であると考えられるので、半導
体集積回路上で実現することにより本質的に高精度な掛
算回路が得られると期待される。
【００７１】図３は以上説明した本実施例の掛算回路の
動作特性をシミュレーションした結果の一例をを示す図
である。
動作特性をシミュレーションした結果の一例をを示す図
である。
【００７２】
【発明の効果】以上説明したように本発明は、差動対を
構成する第二のトランジスタのゲート幅とゲート長の比
が第一のトランジスタのゲート幅とゲート長の比より大
きい第一および第二の差動対を有する二乗回路を備える
ことにより、２乗特性であるＭＯＳトランジスタの電圧
電流特性そのものを使う回路構成として、直線性の良い
入力信号レベルの範囲、すなわち、ダイナミックレンジ
が広い掛算回路を実現できるという効果を有している。
構成する第二のトランジスタのゲート幅とゲート長の比
が第一のトランジスタのゲート幅とゲート長の比より大
きい第一および第二の差動対を有する二乗回路を備える
ことにより、２乗特性であるＭＯＳトランジスタの電圧
電流特性そのものを使う回路構成として、直線性の良い
入力信号レベルの範囲、すなわち、ダイナミックレンジ
が広い掛算回路を実現できるという効果を有している。
【図１】本発明の掛算回路の一実施例を示す回路図であ
る。
る。
【図２】本発明の掛算回路の動作原理を示すブロック図
である。
である。
【図３】本実施例の掛算回路における動作特性の一例を
示す図である。
示す図である。
【図４】従来の掛算回路の一例を示す回路図である。
【図５】従来の掛算回路の第二の例を示す回路図である
。
。
【図６】従来の掛算回路の第三の例を示す回路図である
。
。
１〜３，２１〜２３ 二乗回路
５〜１０ 差動回路
１１，１２ 差動入力加算器
１３ 差動増幅器
１４ 双差動二乗回路
２４ 加算回路
Ｑ１〜Ｑ６ トランジスタ
Claims (3)
- 【請求項１】 第一の入力を２乗する第一の二乗回路
と、第二の入力を２乗する第二の二乗回路と、前記第一
および第二の入力の差を２乗する第三の二乗回路と、前
記第一および第二の二乗回路の出力を加算し前記第三の
二乗回路の出力を減算する加算回路とを備える掛算回路
において、前記第一，第二，第三の二乗回路はそれぞれ
差動対を構成する第二のトランジスタのゲート幅とゲー
ト長の比が第一のトランジスタのゲート幅とゲート長の
比より大きい第一および第二の差動対を備え、前記第一
の差動対の前記第一のトランジスタのゲートと前記第二
の差動対の前記第二のトランジスタのゲートとを共通接
続し、前記第一の差動対の前記第二のトランジスタのゲ
ートと前記第二の差動対の前記第一のトランジスタのゲ
ートとを共通接続し、前記加算回路は前記第一，第三の
二乗回路のそれぞれの前記第一の差動対の前記第一のト
ランジスタのゲートを共通接続して前記第一の入力を入
力し、前記第二の二乗回路の前記第一の差動対の前記第
一のトランジスタのゲートと前記第三の二乗回路の前記
第二の差動対の前記第一のトランジスタのゲートを共通
接続して前記第二の入力を入力し、前記第一，第二の二
乗回路の前記第一，第二の差動対の前記第一のトランジ
スタのドレインと前記第三の二乗回路の前記第一，第二
の差動対の前記第二のトランジスタのドレインとを共通
接続し、前記第一，第二の二乗回路の前記第一，第二の
差動対の前記第二のトランジスタのドレインと前記第三
の二乗回路の前記第一，第二の差動対の前記第一のトラ
ンジスタのドレインとを共通接続して構成することを特
徴とする掛算回路。 - 【請求項２】 前記第一，第二の二乗回路の前記第一
および第二の差動対はそれぞれ予め定められた第一の電
流値の定電流源を備え、前記第三の二乗回路の前記第一
および第二の差動対は前記第一の電流値の２倍の第二の
電流値の定電流源を備えていることを特徴とする請求項
１記載の掛算回路。 - 【請求項３】 前記第一，第二の差動対を備え、前記
第一，第二の差動対の前記第一，第二のトランジスタの
ゲートが互いに共通接続され前記第一，第二の入力の共
通端子に接続した第四の二乗回路を備えていることを特
徴とする請求項１記載の掛算回路。
Priority Applications (4)
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