JPS6149757B2 - - Google Patents
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- Publication number
- JPS6149757B2 JPS6149757B2 JP56048620A JP4862081A JPS6149757B2 JP S6149757 B2 JPS6149757 B2 JP S6149757B2 JP 56048620 A JP56048620 A JP 56048620A JP 4862081 A JP4862081 A JP 4862081A JP S6149757 B2 JPS6149757 B2 JP S6149757B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- transistor
- bit line
- memory cell
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は半導体記憶装置、特にスタテイツ
ク・ランダム・アクセス・メモリ（以下これをス
タテイツクRAMと略称する）に用いられる半導
体記憶装置に関する。
ク・ランダム・アクセス・メモリ（以下これをス
タテイツクRAMと略称する）に用いられる半導
体記憶装置に関する。
まず、従来のスタテイツクRAMを第１図につ
いて説明する。このスタテイツクRAMは、ビツ
ト線（例えばＤ１，DB１）およびワード線例え
ばＷ１を有し、ビツト線Ｄ１，DB１間には、ワ
ード線Ｗ１からのワードデコーダ出力によりゲー
トされるトランスハア用トランジスタＱ１，Ｑ２
を介して抵抗およびフリツプフロツプからなるメ
モリセルCE１が接続され、そしてビツト線Ｄ
１，DB１は負荷トランジスタＱ３，Ｑ４を介し
て電源に接続されていて、またビツト線Ｄ１，
DB１はコラム選択用のトランジスタＱ５，Ｑ６
を介してセンスアンプ回路１に接続され出力回路
２を介して端子３に出力が送出されるようになつ
ている。
いて説明する。このスタテイツクRAMは、ビツ
ト線（例えばＤ１，DB１）およびワード線例え
ばＷ１を有し、ビツト線Ｄ１，DB１間には、ワ
ード線Ｗ１からのワードデコーダ出力によりゲー
トされるトランスハア用トランジスタＱ１，Ｑ２
を介して抵抗およびフリツプフロツプからなるメ
モリセルCE１が接続され、そしてビツト線Ｄ
１，DB１は負荷トランジスタＱ３，Ｑ４を介し
て電源に接続されていて、またビツト線Ｄ１，
DB１はコラム選択用のトランジスタＱ５，Ｑ６
を介してセンスアンプ回路１に接続され出力回路
２を介して端子３に出力が送出されるようになつ
ている。
上記構成のスタテイツクRAMにおいて、第２
図ａに示す波形のアドレス出力が図示しない外部
アドレスバツフア、コーダを通過すると、ワード
線Ｗ１には第２図ｂのような波形のワードデコー
ダ出力が加わり、これによりトランジスタＱ１，
Ｑ２がオンしてビツト線Ｄ１，DB１のいずれか
を接地レベルへ書き込み回路を通して引きこむこ
とによつてＱ７またはＱ８がオンしてセルCEの
プリツプフロツプにデータが書込まれる。例えば
メモリセルCEの情報を第１図に示す“Ｈ”、
“Ｌ”の状態にする。また、コラムデコーダ出力
がトランジスタＱ５，Ｑ６に加えられることでト
ランジスタＱ５，Ｑ６がONする。セルデータの
読出し時に、いままでビツト線Ｄ１，DB１に別
のメモリセルによる逆データが残つていると、メ
モリセルCE１によつて第１図に示すように電流
I1が流れ、ビツト線DB１の“Ｈ”データは
“Ｌ”データに反転し、ビツト線Ｄ１の“Ｌ”デ
ータはトランジスタＱ３によつて充電され、
“Ｈ”になり、ビツト線Ｄ１，DB１に現われる出
力の動きは第２図の実線のようになつて、データ
の読出しが可能となる。
図ａに示す波形のアドレス出力が図示しない外部
アドレスバツフア、コーダを通過すると、ワード
線Ｗ１には第２図ｂのような波形のワードデコー
ダ出力が加わり、これによりトランジスタＱ１，
Ｑ２がオンしてビツト線Ｄ１，DB１のいずれか
を接地レベルへ書き込み回路を通して引きこむこ
とによつてＱ７またはＱ８がオンしてセルCEの
プリツプフロツプにデータが書込まれる。例えば
メモリセルCEの情報を第１図に示す“Ｈ”、
“Ｌ”の状態にする。また、コラムデコーダ出力
がトランジスタＱ５，Ｑ６に加えられることでト
ランジスタＱ５，Ｑ６がONする。セルデータの
読出し時に、いままでビツト線Ｄ１，DB１に別
のメモリセルによる逆データが残つていると、メ
モリセルCE１によつて第１図に示すように電流
I1が流れ、ビツト線DB１の“Ｈ”データは
“Ｌ”データに反転し、ビツト線Ｄ１の“Ｌ”デ
ータはトランジスタＱ３によつて充電され、
“Ｈ”になり、ビツト線Ｄ１，DB１に現われる出
力の動きは第２図の実線のようになつて、データ
の読出しが可能となる。
本発明の目的は、データ読出し時のビツト線
（もしくはデータバス線）の動きを迅速にし、デ
ータの読出し速度を向上させた半導体記憶装置を
提供するにある。
（もしくはデータバス線）の動きを迅速にし、デ
ータの読出し速度を向上させた半導体記憶装置を
提供するにある。
本発明の特徴とするところは、スタテイツク
RAMにおいて、そのビツト線もしくはデータバ
ス線間をトランジスタにより接続し、このトラン
ジスタをデータの読出し時にのみ導通するように
したものである。
RAMにおいて、そのビツト線もしくはデータバ
ス線間をトランジスタにより接続し、このトラン
ジスタをデータの読出し時にのみ導通するように
したものである。
以下、本発明の実施例を図面について説明す
る。
る。
第３図は本発明にかかる半導体記憶装置の一部
の回路例を示すもので、第１図の場合と同様にビ
ツト線Ｄ１，DB１およびワード線Ｗ１を有し、
ビツト線Ｄ１，DB１間には、ワード線Ｗ１から
のワードデコーダ出力によりゲート制御されるト
ランスフア用のトランジスタＱ１，Ｑ２を介して
抵抗およびフリツプフロツプからなるメモリセル
CE１が接続され、さらにビツト線Ｄ１，DB１に
は負荷トランジスタＱ３，Ｑ４がそれぞれ接続さ
れており、またさらにビツト線Ｄ１，DB１には
コラムデコーダ出力により制御されるコラム選択
用のトランジスタＱ５，Ｑ６がそれぞれ接続され
ているとともに、このトランジスタＱ５，Ｑ６を
通して読出されるメモリセルCE１のデータはセ
ンスアンプ回路１、出力回路２を介して端子３に
出力されるようになつている。また、ビツト線Ｄ
１，DB１間にはトランジスタＱ９のドレイン・
ソースが接続され、このトランジスタＱ９のゲー
トには、第４図に示すように外部入力をもつ
ライトイネーブル回路４によりつくられた信号
WEBが加えられるようになつている。このとき
の入力および出力WEBを第５図に示す。
の回路例を示すもので、第１図の場合と同様にビ
ツト線Ｄ１，DB１およびワード線Ｗ１を有し、
ビツト線Ｄ１，DB１間には、ワード線Ｗ１から
のワードデコーダ出力によりゲート制御されるト
ランスフア用のトランジスタＱ１，Ｑ２を介して
抵抗およびフリツプフロツプからなるメモリセル
CE１が接続され、さらにビツト線Ｄ１，DB１に
は負荷トランジスタＱ３，Ｑ４がそれぞれ接続さ
れており、またさらにビツト線Ｄ１，DB１には
コラムデコーダ出力により制御されるコラム選択
用のトランジスタＱ５，Ｑ６がそれぞれ接続され
ているとともに、このトランジスタＱ５，Ｑ６を
通して読出されるメモリセルCE１のデータはセ
ンスアンプ回路１、出力回路２を介して端子３に
出力されるようになつている。また、ビツト線Ｄ
１，DB１間にはトランジスタＱ９のドレイン・
ソースが接続され、このトランジスタＱ９のゲー
トには、第４図に示すように外部入力をもつ
ライトイネーブル回路４によりつくられた信号
WEBが加えられるようになつている。このとき
の入力および出力WEBを第５図に示す。
上記のように構成された半導体記憶回路におい
て、第２図ｂに示す波形のワードデコーダ出力が
ワード線Ｗ１を通してトランジスタＱ１，Ｑ２の
ゲートに加わると、このトランジスタＱ１，Ｑ２
がオンしてＤ１，DB１のいずれかを接地レベル
へ引き込むことによつてＱ７，Ｑ８のいずれかが
オンして、メモリセルCE１のフリツプフロツプ
にデータを書込み、例えばメモリセルCE１を第
３図に示す“Ｈ”、“Ｌ”の状態にする。この書込
み動作時、信号WEBはトランジスタＱ９のゲー
トを制御して、トランジスタＱ９をOFF状態に
保持する。
て、第２図ｂに示す波形のワードデコーダ出力が
ワード線Ｗ１を通してトランジスタＱ１，Ｑ２の
ゲートに加わると、このトランジスタＱ１，Ｑ２
がオンしてＤ１，DB１のいずれかを接地レベル
へ引き込むことによつてＱ７，Ｑ８のいずれかが
オンして、メモリセルCE１のフリツプフロツプ
にデータを書込み、例えばメモリセルCE１を第
３図に示す“Ｈ”、“Ｌ”の状態にする。この書込
み動作時、信号WEBはトランジスタＱ９のゲー
トを制御して、トランジスタＱ９をOFF状態に
保持する。
また、コラムデコーダ出力がトランジスタＱ
５，Ｑ６に加わることでこれらがONする。セル
データの読出し時に、第１図の場合と同様、いま
までビツト線Ｄ１，DB１に別のメモリセルによ
る逆データが残つている場合は、トランジスタＱ
９を信号WEBにより導通すれば、このトランジ
スタＱ９を通して電流I2が流れ、セルを流れる電
流I1によつてビツト線DB１が“Ｈ”から“Ｌ”
に反転されるほかに、電流I2によつてビツト線
DB１の電荷がビツト線Ｄ１に放電されるため、
ビツト線DB１の電位は迅速に“Ｈ”から“Ｌ”
へ反転しまたやや第１図の場合より電位が下が
る。ビツト線Ｄ１の“Ｌ”はトランジスタＱ３を
流れる電流のほかに、電流I2によつて充電される
ため、第１図の場合よりも早く“Ｈ”に反転され
ることになる。したがつて、ビツト線Ｄ１，DB
１に現われる出力の動きは第２図の破線のように
変化し、“Ｈ”から“Ｌ”、“Ｌ”から“Ｈ”に反
転する時間は実線に示す従来のものよりＴNSだけ
速くなり、その結果データの読出しか速くなる。
前記書込み動作に関しては、前述の通りトランジ
スタＱ９を非導通にしておく。
５，Ｑ６に加わることでこれらがONする。セル
データの読出し時に、第１図の場合と同様、いま
までビツト線Ｄ１，DB１に別のメモリセルによ
る逆データが残つている場合は、トランジスタＱ
９を信号WEBにより導通すれば、このトランジ
スタＱ９を通して電流I2が流れ、セルを流れる電
流I1によつてビツト線DB１が“Ｈ”から“Ｌ”
に反転されるほかに、電流I2によつてビツト線
DB１の電荷がビツト線Ｄ１に放電されるため、
ビツト線DB１の電位は迅速に“Ｈ”から“Ｌ”
へ反転しまたやや第１図の場合より電位が下が
る。ビツト線Ｄ１の“Ｌ”はトランジスタＱ３を
流れる電流のほかに、電流I2によつて充電される
ため、第１図の場合よりも早く“Ｈ”に反転され
ることになる。したがつて、ビツト線Ｄ１，DB
１に現われる出力の動きは第２図の破線のように
変化し、“Ｈ”から“Ｌ”、“Ｌ”から“Ｈ”に反
転する時間は実線に示す従来のものよりＴNSだけ
速くなり、その結果データの読出しか速くなる。
前記書込み動作に関しては、前述の通りトランジ
スタＱ９を非導通にしておく。
これは、トランジスタＱ９が導通することによ
つてビツト線対Ｄ１，DB１の電位の開きが抑制
され、読出し時には電位の反転を早めることがで
きるが、書込み動作においては、ビツト線対の電
位差を大きくしてメモリセルの状態を反転させる
必要があるため、トランジスタＱ９が導通した状
態では書込みの時間が長くかかつたり、データの
書込みが行われない事態が生じる。
つてビツト線対Ｄ１，DB１の電位の開きが抑制
され、読出し時には電位の反転を早めることがで
きるが、書込み動作においては、ビツト線対の電
位差を大きくしてメモリセルの状態を反転させる
必要があるため、トランジスタＱ９が導通した状
態では書込みの時間が長くかかつたり、データの
書込みが行われない事態が生じる。
従つて、書込み動作時にはトランジスタＱ９を
非導通にしておく。
非導通にしておく。
なお、第２図ｃに示す１対のビツト線間の電位
差は、電位が安定した後では、実線で示す従来例
で0.7〜0.8V、破線で示す本発明の実施例では0.4
〜0.5Vとなる。しかし、センスアンプは0.2V程
度の電位差がついた時に出力するので、本発明を
用いたことによつて、ビツト線間の電位差が多少
小さくなつてもビツト線電位の切り替わり時にお
けるビツト線間の電位差は実質的に従来と変わり
なく、読み出し感度の低下は実質的にはない。ま
た、本発明におけるトランジスタＱ９の接続位置
は、上記実施例に述べたようにビツト線Ｄ１，
DB１間に限らず、第３図の破線に示すようにデ
ータバスSD，SDB側に接続しても上記実施例と
同様の作用効果が得られる。
差は、電位が安定した後では、実線で示す従来例
で0.7〜0.8V、破線で示す本発明の実施例では0.4
〜0.5Vとなる。しかし、センスアンプは0.2V程
度の電位差がついた時に出力するので、本発明を
用いたことによつて、ビツト線間の電位差が多少
小さくなつてもビツト線電位の切り替わり時にお
けるビツト線間の電位差は実質的に従来と変わり
なく、読み出し感度の低下は実質的にはない。ま
た、本発明におけるトランジスタＱ９の接続位置
は、上記実施例に述べたようにビツト線Ｄ１，
DB１間に限らず、第３図の破線に示すようにデ
ータバスSD，SDB側に接続しても上記実施例と
同様の作用効果が得られる。
以上のように本発明においては、スタテイツク
RAMにおいて、そのビツト線もしくはデータバ
ス線間をトランジスタにより接続し、このトラン
ジスタをデータの読出し時にのみ導通させるよう
にしたので、ビツト線もしくはデータバス線の動
きが迅速となり、データの読出し速度を早くする
ことができる。
RAMにおいて、そのビツト線もしくはデータバ
ス線間をトランジスタにより接続し、このトラン
ジスタをデータの読出し時にのみ導通させるよう
にしたので、ビツト線もしくはデータバス線の動
きが迅速となり、データの読出し速度を早くする
ことができる。
第１図は従来における半導体記憶装置の一部の
回路図、第２図は従来および本発明における説明
用波形図、第３図は本発明にかかる半導体記憶装
置の一部の回路図、第４図は本発明における信号
WEBを得るためのブロツク図、第５図はその波
形図である。 図において、Ｑ１０〜Ｑ１６……トランジス
タ、CEはメモリセル、Ｄ２，DB２はビツト線、
SD，SDBはデータバス線、Ｗ２はワード線。
回路図、第２図は従来および本発明における説明
用波形図、第３図は本発明にかかる半導体記憶装
置の一部の回路図、第４図は本発明における信号
WEBを得るためのブロツク図、第５図はその波
形図である。 図において、Ｑ１０〜Ｑ１６……トランジス
タ、CEはメモリセル、Ｄ２，DB２はビツト線、
SD，SDBはデータバス線、Ｗ２はワード線。
Claims (1)
- １ スタテイツクメモリセルと、該メモリセルに
接続されたビツト線対と、該ビツト線対に接続さ
れ、該ビツト線対の電位をセンスアンプ回路に伝
えるデータバス線対を備えた半導体記憶装置にお
いて、該ビツト線対又は該データバス線対間をト
ランジスタにより接続し、該メモリセルのデータ
の読出し動作時に該トランジスタを導通させ、該
メモリセルへのデータの書込み動作時に該トラン
ジスタを非導通とするようにしたことを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048620A JPS57169994A (en) | 1981-03-31 | 1981-03-31 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048620A JPS57169994A (en) | 1981-03-31 | 1981-03-31 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57169994A JPS57169994A (en) | 1982-10-19 |
| JPS6149757B2 true JPS6149757B2 (ja) | 1986-10-30 |
Family
ID=12808444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56048620A Granted JPS57169994A (en) | 1981-03-31 | 1981-03-31 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57169994A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0690877B2 (ja) * | 1984-05-25 | 1994-11-14 | 株式会社東芝 | 半導体メモリ |
| JPS62145595A (ja) * | 1985-12-20 | 1987-06-29 | Toshiba Corp | 半導体記憶装置 |
| US4785427A (en) * | 1987-01-28 | 1988-11-15 | Cypress Semiconductor Corporation | Differential bit line clamp |
| JPH01119982A (ja) * | 1987-10-31 | 1989-05-12 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| KR920008763A (ko) * | 1990-10-16 | 1992-05-28 | 김광호 | 스테어틱 램의 데이터 라인 등화회로 및 등화방법 |
-
1981
- 1981-03-31 JP JP56048620A patent/JPS57169994A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57169994A (en) | 1982-10-19 |
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