JPS60263390A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS60263390A JPS60263390A JP59118481A JP11848184A JPS60263390A JP S60263390 A JPS60263390 A JP S60263390A JP 59118481 A JP59118481 A JP 59118481A JP 11848184 A JP11848184 A JP 11848184A JP S60263390 A JPS60263390 A JP S60263390A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- precharge
- sense amplifier
- memory cell
- amplifier circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体メモリのスタティック型ランダムアクセ
スメモリ（以下ＳＲＡＭと称す）のビット線のプリチャ
ージに利用できる半導体メモリに関するものである。
スメモリ（以下ＳＲＡＭと称す）のビット線のプリチャ
ージに利用できる半導体メモリに関するものである。
従来例の構成とその問題点
第１図は従来例の半導体メモリの回路構成を示している
。第１図において１はプリチャージ回路、２はメモリセ
ル、３は列選択デコーダ、４はセンスアンプ回路である
。Ｂ、Ｂ＊はビット線、φ２ べ−７ はビット線Ｂ、Ｂ＊ｉプリチャージするプリチャージパ
ルス、φ１は行選択信号、φ。は列選択信号、Ｓ、Ｓ＊
はセンスアンプ回路の入出力線である。第２図は第１図
の動作波形図である。
。第１図において１はプリチャージ回路、２はメモリセ
ル、３は列選択デコーダ、４はセンスアンプ回路である
。Ｂ、Ｂ＊はビット線、φ２ べ−７ はビット線Ｂ、Ｂ＊ｉプリチャージするプリチャージパ
ルス、φ１は行選択信号、φ。は列選択信号、Ｓ、Ｓ＊
はセンスアンプ回路の入出力線である。第２図は第１図
の動作波形図である。
読み出し動作は、アドレスの変化を検出して、ビ帰線Ｂ
、Ｂ＊ｉプリチャージするパルスｂが発生されて、ビッ
ト線をプリチャージ回路１により、同電位にする。プリ
チャージ期間はメモリセル２の行選択信号φＷをオフ状
態にしておき、ビット線が同電位となると、行選択信号
φ７がオン状態となり、メモリセル２のデータをビット
線に転送しはじめる。プリチャージにより、ビット線が
同電位となっているために、メモリセル２のデータの電
位に応じてビット線Ｂ、Ｂ＊がそれぞれ変化する。ビッ
ト線に読み出されたメモリセル２のデータは、列選択信
号φＣにより、選択された列選択デコーダを通してセン
スアンプ回路４に転送されて、センスアンプ回路４の出
力信号ＳＩＳ＊を発生させることによって、メモリセル
のデータを読み出すことができる。
、Ｂ＊ｉプリチャージするパルスｂが発生されて、ビッ
ト線をプリチャージ回路１により、同電位にする。プリ
チャージ期間はメモリセル２の行選択信号φＷをオフ状
態にしておき、ビット線が同電位となると、行選択信号
φ７がオン状態となり、メモリセル２のデータをビット
線に転送しはじめる。プリチャージにより、ビット線が
同電位となっているために、メモリセル２のデータの電
位に応じてビット線Ｂ、Ｂ＊がそれぞれ変化する。ビッ
ト線に読み出されたメモリセル２のデータは、列選択信
号φＣにより、選択された列選択デコーダを通してセン
スアンプ回路４に転送されて、センスアンプ回路４の出
力信号ＳＩＳ＊を発生させることによって、メモリセル
のデータを読み出すことができる。
３ぺ−２
一方、書き込み動作はＷＥがＩ Ｌ ｌ′の期間に行な
われ、読み出し動作と同様、アドレスの変化を検出して
、ビット線Ｂ 、 Ｂ＊をプリチャージしておき、行選
択信号φＷをオン状態にすると同時に書き込みデータに
応じて、ビット線Ｂ、Ｂ＊をそれぞれＩｔ Ｈ１１、１
１Ｌ １１のいずれかにすることで、メモリセル２にデ
ータの書き込みをおこなっている。
われ、読み出し動作と同様、アドレスの変化を検出して
、ビット線Ｂ 、 Ｂ＊をプリチャージしておき、行選
択信号φＷをオン状態にすると同時に書き込みデータに
応じて、ビット線Ｂ、Ｂ＊をそれぞれＩｔ Ｈ１１、１
１Ｌ １１のいずれかにすることで、メモリセル２にデ
ータの書き込みをおこなっている。
この従来例では、読み出し動作および書き込み動作、い
ずれの場合も、ビット線を１つのアドレスごとにＩＩＢ
″（電源電圧付近例えば６ｖ）。
ずれの場合も、ビット線を１つのアドレスごとにＩＩＢ
″（電源電圧付近例えば６ｖ）。
＝Ｉ Ｌ １１ （ｏ ｖ）にしているため、論理振幅
が太きく、動作時における電源電流が増加してしまう。
が太きく、動作時における電源電流が増加してしまう。
さらに、ビット線をプリチャージするのに例えばｏＶか
ら６ｖまで、電位を上げる必要があるため、プリチャー
ジに要する時間が大きくなり、アクセスタイムを高速化
する上で障害となる。
ら６ｖまで、電位を上げる必要があるため、プリチャー
ジに要する時間が大きくなり、アクセスタイムを高速化
する上で障害となる。
予
発明の目的
本発明はＳＲＡＭの低消費電力化およびアクセスタイム
の高速化を実現できる半導体メモリを提供するものであ
る。
の高速化を実現できる半導体メモリを提供するものであ
る。
発明の構成
本発明はアドレスの変化を検出してビット線をプリチャ
ージする第１のプリチャージ手段と、書き込み動作の終
了を検出してビット線をプリチャージする第２のプリチ
ャージ手段とを備えた構成にしたことを特徴とする半導
体メモリである。
ージする第１のプリチャージ手段と、書き込み動作の終
了を検出してビット線をプリチャージする第２のプリチ
ャージ手段とを備えた構成にしたことを特徴とする半導
体メモリである。
実施例の説明
第３図は本発明の一実施例を示す回路構成図である。第
３図において、１ｏはアドレスの変化を検出してビット
線をプリチャージする第１のプリチャージ手段、１１は
書き込み動作の終了を検出してビット線をプリチャージ
する第２のプリチャージ手段、１２はメモリセル、１３
はビット線とセンスアンプ回路を電気的に接続するトラ
ンスファゲート、１４はセンスアンプ回路である。Ｂ。
３図において、１ｏはアドレスの変化を検出してビット
線をプリチャージする第１のプリチャージ手段、１１は
書き込み動作の終了を検出してビット線をプリチャージ
する第２のプリチャージ手段、１２はメモリセル、１３
はビット線とセンスアンプ回路を電気的に接続するトラ
ンスファゲート、１４はセンスアンプ回路である。Ｂ。
Ｂ＊はビット線、φ はアドレスの変化を検出しｐム
で生成された第１のプリチャージパルス、φｐｗは書き
込み動作の終了を検出して生成された第２のプリチャー
ジパルス、φＷは行選択信号、φａｎｔ５１・ ７ φ。、はトランスファゲート１３の制御信号、Ｓ。
込み動作の終了を検出して生成された第２のプリチャー
ジパルス、φＷは行選択信号、φａｎｔ５１・ ７ φ。、はトランスファゲート１３の制御信号、Ｓ。
Ｓ＊はセンスアンプ回路１４の入出力線である。
第４図は第３図の動作波形図である。
第３図、第４図を用いて本発明の詳細な説明する。読み
出し動作では、アドレスの変化を検出して、ビット線を
プリチャージする第１のプリチャージパルスφｐ□を発
生させて、アドレスの変化前にあったビット線間の電位
差をＰチャンネルトランジスタをオン状態にすることに
より、Ｂ、Ｂ＊を同電位にする。次にφ２．をオフ状態
にするとともに、行選択信号φｗをオン状態にすること
でメモリセル２のデータがビット線に転送されることに
なる。φＷをオン状態してから、ビット線の電位がメモ
リセルのデータと対応して、ある程度の電位差が生じた
時点で、制御信号φ。。、φ。、をオン状態としてセン
スアンプ回路４にメモリセル２のデータを転送し、セン
スアンプが駆動した時点でφ。□、φ。、をオフ状態と
して、ビット線とセンスアンプ回路１４を電気的に切離
しをおこなう。
出し動作では、アドレスの変化を検出して、ビット線を
プリチャージする第１のプリチャージパルスφｐ□を発
生させて、アドレスの変化前にあったビット線間の電位
差をＰチャンネルトランジスタをオン状態にすることに
より、Ｂ、Ｂ＊を同電位にする。次にφ２．をオフ状態
にするとともに、行選択信号φｗをオン状態にすること
でメモリセル２のデータがビット線に転送されることに
なる。φＷをオン状態してから、ビット線の電位がメモ
リセルのデータと対応して、ある程度の電位差が生じた
時点で、制御信号φ。。、φ。、をオン状態としてセン
スアンプ回路４にメモリセル２のデータを転送し、セン
スアンプが駆動した時点でφ。□、φ。、をオフ状態と
して、ビット線とセンスアンプ回路１４を電気的に切離
しをおこなう。
φｃｎ＋φｃｐがオフ状態になると、φ□はオン状６
へ−７ 態にしておく必要がないため、オフ状態とする。
へ−７ 態にしておく必要がないため、オフ状態とする。
これによって、ビット線間の電位差は大きくならない。
センスアンプ回路１４ではトランスファゲート１３から
転送されてきたメモリセルのデータを増幅して、読み出
し動作をおこなっている。
転送されてきたメモリセルのデータを増幅して、読み出
し動作をおこなっている。
一方、書き込み動作では、アドレスの変化を検出して、
ビット線をプリチャージする第１のプリチャーシハルス
φｐＡヲ発生させて、ビット線Ｂ。
ビット線をプリチャージする第１のプリチャーシハルス
φｐＡヲ発生させて、ビット線Ｂ。
Ｂ＊を同電位にする。次に、行選択信号軸がオン状態と
なり、メモリセルのトランスファゲートが開かれる。φ
７がオン状態になってから、φ。。、φ。ｐをオン状態
として書き込みデータをセンスアンプ回路１４からトラ
ンスファゲート１３を通してビット線Ｂ 、 Ｂ＊に転
送し、メモリセルのデータの書き換えをおこなう。φ。
なり、メモリセルのトランスファゲートが開かれる。φ
７がオン状態になってから、φ。。、φ。ｐをオン状態
として書き込みデータをセンスアンプ回路１４からトラ
ンスファゲート１３を通してビット線Ｂ 、 Ｂ＊に転
送し、メモリセルのデータの書き換えをおこなう。φ。
□、φ０．のオン状態にする手順は書き込み時にライト
イネーブル信号１１は’Ｌｌ′になるため、ＩＹを用い
て発生させることができる。
イネーブル信号１１は’Ｌｌ′になるため、ＩＹを用い
て発生させることができる。
センスアンプ回路１４からビット線に転送される書き込
みデータは、ビット線間の電位差とじて７ ノ・−７ はぼ５ｖ必要である。読み出し時には、ビット線間の電
位差はセンスアンプ回路１４が十分動作＼できる程度の
電位差であるが、書き込み時にはビット線間の電位差が
５ｖとなる。そこで、本発明では、ＷＥの立ち上りを検
出することで、書き込み動作の終了を検出して、ビット
線の第２のプリかってからビット線をφｐｗでｏＶ側の
電位のビット線を６ｖ付近まであらかじめプリチャージ
するために第２のプリチャージ回路１１を設けている。
みデータは、ビット線間の電位差とじて７ ノ・−７ はぼ５ｖ必要である。読み出し時には、ビット線間の電
位差はセンスアンプ回路１４が十分動作＼できる程度の
電位差であるが、書き込み時にはビット線間の電位差が
５ｖとなる。そこで、本発明では、ＷＥの立ち上りを検
出することで、書き込み動作の終了を検出して、ビット
線の第２のプリかってからビット線をφｐｗでｏＶ側の
電位のビット線を６ｖ付近まであらかじめプリチャージ
するために第２のプリチャージ回路１１を設けている。
これによって、次にアトｌ／スが変化したときに、発生
する第１のプリチャージパルスφｐ、のパルス幅は比較
的狭いパルスですむために、従来例に比べて、アクセス
タイムの高速化がはかれる。また、ビット線の電位の変
動は、書き込み時はＯＶから５ｖであるが、読み出し時
は、センスアンプ回路が動作できる程度の電位差であれ
ばよいため、従ｆ 来、アドレスが変化するごとにＯＶ
から５ｖに変動しているものに比べて、低消費電力化が
はかれ読み出し時の論理振幅を小さくしてるため、高速
化がはかれる。
する第１のプリチャージパルスφｐ、のパルス幅は比較
的狭いパルスですむために、従来例に比べて、アクセス
タイムの高速化がはかれる。また、ビット線の電位の変
動は、書き込み時はＯＶから５ｖであるが、読み出し時
は、センスアンプ回路が動作できる程度の電位差であれ
ばよいため、従ｆ 来、アドレスが変化するごとにＯＶ
から５ｖに変動しているものに比べて、低消費電力化が
はかれ読み出し時の論理振幅を小さくしてるため、高速
化がはかれる。
発明の効果
上記の実施例の説明でわかるように、本発明によれば従
来よりも、アドレスの変化によるプリチャージパルスの
パルス幅を小さくでキ、かつ、読み出し時のビット線の
論理振幅を小さくしているため、アクセスタイムの高速
化と、低消費電力化をはかれる上で本発明は非常に有効
な手段となり得る。
来よりも、アドレスの変化によるプリチャージパルスの
パルス幅を小さくでキ、かつ、読み出し時のビット線の
論理振幅を小さくしているため、アクセスタイムの高速
化と、低消費電力化をはかれる上で本発明は非常に有効
な手段となり得る。
第１図は従来の半導体メモリ回路の構成図、第２図は第
１図の動作波形図、第３図は本発明の一実施例の半導体
メモリ回路の構成図、第４図は第３図の動作波形図であ
る。 １０．１１・・・・・・プリチャージ回路、１２・・・
・・・メモリセル、１３・・・・・・トランスファゲー
ト、１４・・・・・・センスアンプ回路。
１図の動作波形図、第３図は本発明の一実施例の半導体
メモリ回路の構成図、第４図は第３図の動作波形図であ
る。 １０．１１・・・・・・プリチャージ回路、１２・・・
・・・メモリセル、１３・・・・・・トランスファゲー
ト、１４・・・・・・センスアンプ回路。
Claims (1)
- アドレスの変化を検出してビット線をプリチャージする
第１のプリチャージ手段と、書き込み動作の終了を検出
してビット線をプリチャージする第２のプリチャージ手
段とを備えたことを特徴とする半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59118481A JPS60263390A (ja) | 1984-06-08 | 1984-06-08 | 半導体メモリ |
| US06/739,875 US4712194A (en) | 1984-06-08 | 1985-05-31 | Static random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59118481A JPS60263390A (ja) | 1984-06-08 | 1984-06-08 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60263390A true JPS60263390A (ja) | 1985-12-26 |
Family
ID=14737740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59118481A Pending JPS60263390A (ja) | 1984-06-08 | 1984-06-08 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60263390A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173384A (ja) * | 1987-12-28 | 1989-07-10 | Oki Electric Ind Co Ltd | プリチャージ回路 |
| US5229967A (en) * | 1990-09-04 | 1993-07-20 | Nogle Scott G | BICMOS sense circuit for sensing data during a read cycle of a memory |
-
1984
- 1984-06-08 JP JP59118481A patent/JPS60263390A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173384A (ja) * | 1987-12-28 | 1989-07-10 | Oki Electric Ind Co Ltd | プリチャージ回路 |
| US5229967A (en) * | 1990-09-04 | 1993-07-20 | Nogle Scott G | BICMOS sense circuit for sensing data during a read cycle of a memory |
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