JPH06163563A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06163563A JPH06163563A JP4317013A JP31701392A JPH06163563A JP H06163563 A JPH06163563 A JP H06163563A JP 4317013 A JP4317013 A JP 4317013A JP 31701392 A JP31701392 A JP 31701392A JP H06163563 A JPH06163563 A JP H06163563A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/051—Manufacture or treatment of vertical BJTs
- H10D10/054—Forming extrinsic base regions on silicon substrate after insulating device isolation in vertical BJTs having single crystalline emitter, collector or base regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/40—Vertical BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/137—Collector regions of BJTs
- H10D62/138—Pedestal collectors
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】バイポーラトランジスタの高速化を妨げる要因
の一つであるカーク効果を耐圧を損なうことなく抑制し
て、バイポーラトランジスタの高速化を実現させる。 【構成】コレクタ領域となるＮ型エピタキシャル層３内
にＰ型層２１及びＮ型層２２を設け、Ｎ型層２２の上面
に接してＰ型のベース領域１２とベース領域１２内にエ
ミッタ領域１４を設けることにより、コレクタ領域端に
急峻な電界の立ち下りによる大きな電子温度勾配を得る
ことができ、カーク効果を低減できる。
の一つであるカーク効果を耐圧を損なうことなく抑制し
て、バイポーラトランジスタの高速化を実現させる。 【構成】コレクタ領域となるＮ型エピタキシャル層３内
にＰ型層２１及びＮ型層２２を設け、Ｎ型層２２の上面
に接してＰ型のベース領域１２とベース領域１２内にエ
ミッタ領域１４を設けることにより、コレクタ領域端に
急峻な電界の立ち下りによる大きな電子温度勾配を得る
ことができ、カーク効果を低減できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
バイポーラトランジスタに関する。
バイポーラトランジスタに関する。
【０００２】
【従来の技術】従来の半導体装置は、図１０に示すよう
に、Ｐ- 型シリコン基板１の一主面に設けたＮ+ 型埋込
層２を含む表面に形成したＮ型エピタキシャル層３と、
Ｎ型エピタキシャル層３を選択酸化して設け素子形成領
域を分離するフィールド酸化膜４と、素子形成領域内に
設けたＮ+ 型コレクタ引出領域８と、素子形成領域を含
む表面に設けた第１の層間絶縁膜５ａと、層間絶縁膜５
ａに設けたベース領域形成用開孔部のエミッタ形成領域
下に位置する素子形成領域内に設けたＮ+ 型層１１と、
Ｎ+ 型層１１を含むＮ型エピタキシャル層３の表面に接
して設けたＰ型のベース領域１２と、ベース領域１２内
に設けたＮ型のエミッタ領域１４と、ベース領域１２に
接続して層間絶縁膜５ａの上に延在させたベース引出電
極７と、ベース引出電極７を含む表面に設けた第２の層
間絶縁膜９ａと、層間絶縁膜９ａに設けた開孔部及びベ
ース引出電極７の側面に設けた側壁膜１０と、エミッタ
領域１４に接続して設けたエミッタ引出電極１５と、コ
レクタ引出領域８に接続したコレクタ引出電極６と、コ
レクタ引出電極６，エミッタ引出電極１５，ベース引出
電極７のそれぞれと接続して設けたコレクタ電極１６，
エミッタ電極１７，ベース電極１８を有してバイポーラ
トランジスタが構成される。
に、Ｐ- 型シリコン基板１の一主面に設けたＮ+ 型埋込
層２を含む表面に形成したＮ型エピタキシャル層３と、
Ｎ型エピタキシャル層３を選択酸化して設け素子形成領
域を分離するフィールド酸化膜４と、素子形成領域内に
設けたＮ+ 型コレクタ引出領域８と、素子形成領域を含
む表面に設けた第１の層間絶縁膜５ａと、層間絶縁膜５
ａに設けたベース領域形成用開孔部のエミッタ形成領域
下に位置する素子形成領域内に設けたＮ+ 型層１１と、
Ｎ+ 型層１１を含むＮ型エピタキシャル層３の表面に接
して設けたＰ型のベース領域１２と、ベース領域１２内
に設けたＮ型のエミッタ領域１４と、ベース領域１２に
接続して層間絶縁膜５ａの上に延在させたベース引出電
極７と、ベース引出電極７を含む表面に設けた第２の層
間絶縁膜９ａと、層間絶縁膜９ａに設けた開孔部及びベ
ース引出電極７の側面に設けた側壁膜１０と、エミッタ
領域１４に接続して設けたエミッタ引出電極１５と、コ
レクタ引出領域８に接続したコレクタ引出電極６と、コ
レクタ引出電極６，エミッタ引出電極１５，ベース引出
電極７のそれぞれと接続して設けたコレクタ電極１６，
エミッタ電極１７，ベース電極１８を有してバイポーラ
トランジスタが構成される。
【０００３】図１１はこのバイポーラトランジスタのエ
ミッタ領域表面から深さ方向への不純物分布を示す図で
ある。
ミッタ領域表面から深さ方向への不純物分布を示す図で
ある。
【０００４】図１１に示すように、１×１０20ｃｍ-3の
Ｎ型不純物濃度を有する厚さ３８ｎｍのエミッタ領域１
４から、５ｎｍ／ｄｅｃ．（不純物濃度が１桁変化する
厚さ）の変化でＰ型不純物濃度が５×１０18ｃｍ-3で厚
さ５０ｎｍのベース領域１２へ、不純物濃度５×１０18
ｃｍ-3から１０ｎｍ／ｄｅｃ．の変化で３×１０17ｃｍ
-3のＮ型不純物濃度を有するコレクタ領域へ、更に６０
ｎｍ／ｄｅｃ．の変化で１×１０20ｃｍ-3の不純物濃度
を有するＮ+ 型埋込（コレクタ）領域２へとつながる。
Ｎ型不純物濃度を有する厚さ３８ｎｍのエミッタ領域１
４から、５ｎｍ／ｄｅｃ．（不純物濃度が１桁変化する
厚さ）の変化でＰ型不純物濃度が５×１０18ｃｍ-3で厚
さ５０ｎｍのベース領域１２へ、不純物濃度５×１０18
ｃｍ-3から１０ｎｍ／ｄｅｃ．の変化で３×１０17ｃｍ
-3のＮ型不純物濃度を有するコレクタ領域へ、更に６０
ｎｍ／ｄｅｃ．の変化で１×１０20ｃｍ-3の不純物濃度
を有するＮ+ 型埋込（コレクタ）領域２へとつながる。
【０００５】図１２、図１３及び図１４に、その電界分
布、電子温度分布及び電子速度分布の実験結果をそれぞ
れ示す。また、図１５に、現在シリコン系バイポーラト
ランジスタで最高の遮断周波数ｆT を示すシリコン系バ
イポーラトランジスタの室温におけるｆT −ＪC （コレ
クタ電流密度）特性をアイ・イー・イー・イー・エレク
トロン・デバイス・レターズ（ＩＥＥＥ ＥＬＥＣＴＲ
ＯＮ ＤＥＶＩＣＥＬＥＴＴＥＲＳ）第１１巻，第４
号，１９９０年４月，１７１−１７３頁より引用して示
す。
布、電子温度分布及び電子速度分布の実験結果をそれぞ
れ示す。また、図１５に、現在シリコン系バイポーラト
ランジスタで最高の遮断周波数ｆT を示すシリコン系バ
イポーラトランジスタの室温におけるｆT −ＪC （コレ
クタ電流密度）特性をアイ・イー・イー・イー・エレク
トロン・デバイス・レターズ（ＩＥＥＥ ＥＬＥＣＴＲ
ＯＮ ＤＥＶＩＣＥＬＥＴＴＥＲＳ）第１１巻，第４
号，１９９０年４月，１７１−１７３頁より引用して示
す。
【０００６】
【発明が解決しようとする課題】バイポーラトランジス
タの高速性の元となるのは電流駆動能力の高さである。
そのため、高速バイポーラＬＳＩは高電流密度領域にお
いて動作させる。しかし、前述の図１５にも現れている
ように、高電流密度領域において遮断周波数ｆTが低下
するという問題がある。これは、カーク（Ｋｉｒｋ）効
果によるものと考えられている。カーク効果とは、コレ
クタ電流密度が高くなると、電子の作る空間電荷によっ
てコレクタ空乏層内部の空間電荷が打ち消される現象で
あり、実質的に中性ベース領域幅が広がることを意味
し、電流増幅率の低下や遮断周波数ｆT の低下をまね
く。
タの高速性の元となるのは電流駆動能力の高さである。
そのため、高速バイポーラＬＳＩは高電流密度領域にお
いて動作させる。しかし、前述の図１５にも現れている
ように、高電流密度領域において遮断周波数ｆTが低下
するという問題がある。これは、カーク（Ｋｉｒｋ）効
果によるものと考えられている。カーク効果とは、コレ
クタ電流密度が高くなると、電子の作る空間電荷によっ
てコレクタ空乏層内部の空間電荷が打ち消される現象で
あり、実質的に中性ベース領域幅が広がることを意味
し、電流増幅率の低下や遮断周波数ｆT の低下をまね
く。
【０００７】この解決のためにはベース・コレクタ間空
乏層内の空間電荷密度を高くする、あるいは空乏層内を
走行する電子の速度を高めるといった方法が提案されて
いる。前者の例としてはＳＩＣ（Ｓｅｌｅｃｔｉｖｅ
ＩｏｎｉｍｐｌａｎｔｅｄＣｏｌｌｅｃｔｏｒ）により
ベース直下のコレクタ領域の不純物濃度を高くする方法
がイクステンデット・アブストラクツ・オブ・ザ・ナイ
ンティーンス・コンファレンス・オン・ソリッド・ステ
ート・デバイシス・アンド・マテリアルズ（Ｅｘｔｅｎ
ｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ １９ｔｈ
Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔ
ｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ）１
９８７年，東京，３３１−３３４頁に提案され、後者の
例としてはドリフト速度のオーバーシュート現象を利用
する方法がインターナショナル・エレクトロン・デバイ
シス・ミーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）１
９９０年，第１７頁に提案されている。
乏層内の空間電荷密度を高くする、あるいは空乏層内を
走行する電子の速度を高めるといった方法が提案されて
いる。前者の例としてはＳＩＣ（Ｓｅｌｅｃｔｉｖｅ
ＩｏｎｉｍｐｌａｎｔｅｄＣｏｌｌｅｃｔｏｒ）により
ベース直下のコレクタ領域の不純物濃度を高くする方法
がイクステンデット・アブストラクツ・オブ・ザ・ナイ
ンティーンス・コンファレンス・オン・ソリッド・ステ
ート・デバイシス・アンド・マテリアルズ（Ｅｘｔｅｎ
ｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ １９ｔｈ
Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔ
ｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ）１
９８７年，東京，３３１−３３４頁に提案され、後者の
例としてはドリフト速度のオーバーシュート現象を利用
する方法がインターナショナル・エレクトロン・デバイ
シス・ミーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）１
９９０年，第１７頁に提案されている。
【０００８】このどちらの方法に対しても図１６に示す
ような、ベース領域に高濃度のコレクタ領域を近づけた
不純物プロファイルが有効と考えられる。それは、三角
形型の電解分布を得、急峻で大きな電界を与えることよ
り、効率よくオーバーシュートを起こさせられ、かつ、
ベース直下のベース・コレクタ空乏層内の空間電荷密度
も上げられるといったカーク効果抑制の条件を兼ね備え
られるからである。しかし、そのような不純物分布で
は、ベース・コレクタ間空乏層幅が狭くなることによ
る、あるいは、高電界値からくるアバランシェ降伏によ
る、ベース・コレクタ間の耐圧の低下という問題が生じ
る。
ような、ベース領域に高濃度のコレクタ領域を近づけた
不純物プロファイルが有効と考えられる。それは、三角
形型の電解分布を得、急峻で大きな電界を与えることよ
り、効率よくオーバーシュートを起こさせられ、かつ、
ベース直下のベース・コレクタ空乏層内の空間電荷密度
も上げられるといったカーク効果抑制の条件を兼ね備え
られるからである。しかし、そのような不純物分布で
は、ベース・コレクタ間空乏層幅が狭くなることによ
る、あるいは、高電界値からくるアバランシェ降伏によ
る、ベース・コレクタ間の耐圧の低下という問題が生じ
る。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
一導電型半導体基板に設けて島状に素子分離した逆導電
型のコレクタ領域と、前記コレクタ領域内に設けた一導
電型半導体層と、前記一導電型半導体層の上面に接して
設けた逆導電型半導体層と、前記逆導電型半導体層の上
面に接して設けた一導電型のベース領域と、前記ベース
領域内に設けた逆導電型のエミッタ領域とを有する。
一導電型半導体基板に設けて島状に素子分離した逆導電
型のコレクタ領域と、前記コレクタ領域内に設けた一導
電型半導体層と、前記一導電型半導体層の上面に接して
設けた逆導電型半導体層と、前記逆導電型半導体層の上
面に接して設けた一導電型のベース領域と、前記ベース
領域内に設けた逆導電型のエミッタ領域とを有する。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１（ａ），（ｂ）及び図２（ａ），
（ｂ）及び図３は本発明の第１の実施例の製造方法を説
明するための工程順に示した半導体チップの断面図であ
る。
（ｂ）及び図３は本発明の第１の実施例の製造方法を説
明するための工程順に示した半導体チップの断面図であ
る。
【００１２】まず、図１（ａ）に示すように、約１０Ω
ｃｍの比抵抗を有するＰ- 型シリコン基板１の一主面に
選択的にヒ素をドープして１×１０20ｃｍ-3の不純物濃
度を有するＮ+ 型埋込層２を設け、Ｎ+ 型埋込層２を含
む表面に２．４×１０18ｃｍ-3の不純物濃度を有するＮ
型エピタキシャル層３を１５０ｎｍの厚さに形成する。
次に、Ｎ型エピタキシャル層３を選択的に酸化してＰ-
型シリコン基板１及びＮ+ 型埋込層２に達するフィール
ド酸化膜４を形成し、第１及び第２の素子形成領域を有
する島状のコレクタ領域を分離する。次に、第１の素子
形成領域をマスクして第２の素子形成領域にリンをドー
プし、Ｎ+ 型のコレクタ引出領域８を形成する。次に、
第１及び第２の素子形成領域を含む表面に窒化シリコン
膜５を堆積してコレクタ引出領域８上の窒化シリコン膜
５に開孔部を設け、この開孔部を含む表面に多結晶シリ
コン膜を堆積してパターニングし、コレクタ引出領域８
と接続するコレクタ引出電極６及びベース引出電極７を
形成する。次に、全面に窒化シリコン膜９を堆積してエ
ミッタ形成領域上の窒化シリコン膜９及びベース引出電
極７を選択的に順次異方性エッチングして開孔部を設け
た後、開孔部を含む表面に酸化シリコン膜を堆積し、全
面をエッチバックして開孔部の側面にのみ酸化シリコン
膜を残して側壁膜１０を形成し、且つ開孔部底部の窒化
シリコン膜５を除去する。次に、窒化シリコン膜９及び
側壁膜１０をマスクとして第１の素子形成領域のＮ型エ
ピタキシャル層３内にホウ素を深くイオン注入してＰ型
層２１を形成し、続いてリンを浅くイオン注入してＰ型
層２１の上部にＮ型層２２を形成する。
ｃｍの比抵抗を有するＰ- 型シリコン基板１の一主面に
選択的にヒ素をドープして１×１０20ｃｍ-3の不純物濃
度を有するＮ+ 型埋込層２を設け、Ｎ+ 型埋込層２を含
む表面に２．４×１０18ｃｍ-3の不純物濃度を有するＮ
型エピタキシャル層３を１５０ｎｍの厚さに形成する。
次に、Ｎ型エピタキシャル層３を選択的に酸化してＰ-
型シリコン基板１及びＮ+ 型埋込層２に達するフィール
ド酸化膜４を形成し、第１及び第２の素子形成領域を有
する島状のコレクタ領域を分離する。次に、第１の素子
形成領域をマスクして第２の素子形成領域にリンをドー
プし、Ｎ+ 型のコレクタ引出領域８を形成する。次に、
第１及び第２の素子形成領域を含む表面に窒化シリコン
膜５を堆積してコレクタ引出領域８上の窒化シリコン膜
５に開孔部を設け、この開孔部を含む表面に多結晶シリ
コン膜を堆積してパターニングし、コレクタ引出領域８
と接続するコレクタ引出電極６及びベース引出電極７を
形成する。次に、全面に窒化シリコン膜９を堆積してエ
ミッタ形成領域上の窒化シリコン膜９及びベース引出電
極７を選択的に順次異方性エッチングして開孔部を設け
た後、開孔部を含む表面に酸化シリコン膜を堆積し、全
面をエッチバックして開孔部の側面にのみ酸化シリコン
膜を残して側壁膜１０を形成し、且つ開孔部底部の窒化
シリコン膜５を除去する。次に、窒化シリコン膜９及び
側壁膜１０をマスクとして第１の素子形成領域のＮ型エ
ピタキシャル層３内にホウ素を深くイオン注入してＰ型
層２１を形成し、続いてリンを浅くイオン注入してＰ型
層２１の上部にＮ型層２２を形成する。
【００１３】次に、図１（ｂ）に示すように、リン酸に
より開孔部の窒化シリコン膜５の側面をサイドエッチし
てベース引出電極７の下面の一部及びＮ型エピタキシャ
ル層３の表面を露出させる。
より開孔部の窒化シリコン膜５の側面をサイドエッチし
てベース引出電極７の下面の一部及びＮ型エピタキシャ
ル層３の表面を露出させる。
【００１４】次に、図２（ａ）に示すように、超高真空
化学的気相成長法（以下ＵＨＶ−ＣＶＤ法と記す）によ
り露出しているＮ型層２２を含むＮ型エピタキシャル層
３の表面にＰ型の単結晶シリコン膜を成長させてベース
領域１２を形成すると同時にベース引出電極７の下面に
Ｐ型多結晶シリコン膜１３を成長させて、ベース領域１
２と接続し、ベース領域１２とベース引出電極７とを接
続する。
化学的気相成長法（以下ＵＨＶ−ＣＶＤ法と記す）によ
り露出しているＮ型層２２を含むＮ型エピタキシャル層
３の表面にＰ型の単結晶シリコン膜を成長させてベース
領域１２を形成すると同時にベース引出電極７の下面に
Ｐ型多結晶シリコン膜１３を成長させて、ベース領域１
２と接続し、ベース領域１２とベース引出電極７とを接
続する。
【００１５】次に、図２（ｂ）に示すように、ＬＰＣＶ
Ｄ法により酸化シリコン膜を堆積してベース領域１２上
の空隙を充填した後エッチバックして側壁膜１０の側面
にのみ残し、ベース領域１２の表面を露出させる。次
に、全面に１×１０20ｃｍ-3の不純物濃度のヒ素を含む
Ｎ型の多結晶シリコン膜を堆積してパターニングしエミ
ッタ引出電極１５を形成した後ランプアニール等により
熱処理してエミッタ引出電極１５からヒ素をベース領域
１２の表面に拡散させてエミッタ領域１４を形成する。
Ｄ法により酸化シリコン膜を堆積してベース領域１２上
の空隙を充填した後エッチバックして側壁膜１０の側面
にのみ残し、ベース領域１２の表面を露出させる。次
に、全面に１×１０20ｃｍ-3の不純物濃度のヒ素を含む
Ｎ型の多結晶シリコン膜を堆積してパターニングしエミ
ッタ引出電極１５を形成した後ランプアニール等により
熱処理してエミッタ引出電極１５からヒ素をベース領域
１２の表面に拡散させてエミッタ領域１４を形成する。
【００１６】次に、図３に示すように、ベース引出電極
７及びコレクタ引出電極６の上の窒化シリコン膜９を選
択的にエッチバックして開孔部を設け、この開孔部を含
む表面にアルミニウム膜を堆積してパターニングしベー
ス引出電極７と接続するベース電極１８，コレクタ引出
電極６と接続するコレクタ電極１６，エミッタ引出電極
１５と接続するエミッタ電極１７のそれぞれを形成す
る。
７及びコレクタ引出電極６の上の窒化シリコン膜９を選
択的にエッチバックして開孔部を設け、この開孔部を含
む表面にアルミニウム膜を堆積してパターニングしベー
ス引出電極７と接続するベース電極１８，コレクタ引出
電極６と接続するコレクタ電極１６，エミッタ引出電極
１５と接続するエミッタ電極１７のそれぞれを形成す
る。
【００１７】図４（ａ），（ｂ）は本発明の第２の実施
例の製造方法を説明するための工程順に示した半導体チ
ップの断面図である。
例の製造方法を説明するための工程順に示した半導体チ
ップの断面図である。
【００１８】図４（ａ）に示すように、約１０Ωｃｍの
比抵抗を有するＰ- 型シリコン基板１の一主面に選択的
にヒ素をドープして１×１０20ｃｍ-3の不純物濃度を有
するＮ+ 型埋込層２を形成し、Ｎ+ 型埋込層２を含む表
面にＵＨＶ−ＣＶＤ法により基板温度５６０℃で原料ガ
スとしてＳｉ2 Ｈ6 を用い、成長真空度２×１０-5Ｔｏ
ｒｒの条件で不純物濃度２．４×１０18ｃｍ-3のＮ型エ
ピタキシャル層３を１２０ｎｍの厚さに堆積し、続いて
不純物濃度を２．４×１０18ｃｍ-3から１．０×１０18
ｃｍ-3まで変化させた厚さ２３ｎｍのＰ型エピタキシャ
ル層１９と不純物濃度を１．０×１０18ｃｍ-3から５．
０×１０18ｃｍ-3まで変化させた厚さ７ｎｍのＮ型エピ
タキシャル層２０を順次堆積して形成する。
比抵抗を有するＰ- 型シリコン基板１の一主面に選択的
にヒ素をドープして１×１０20ｃｍ-3の不純物濃度を有
するＮ+ 型埋込層２を形成し、Ｎ+ 型埋込層２を含む表
面にＵＨＶ−ＣＶＤ法により基板温度５６０℃で原料ガ
スとしてＳｉ2 Ｈ6 を用い、成長真空度２×１０-5Ｔｏ
ｒｒの条件で不純物濃度２．４×１０18ｃｍ-3のＮ型エ
ピタキシャル層３を１２０ｎｍの厚さに堆積し、続いて
不純物濃度を２．４×１０18ｃｍ-3から１．０×１０18
ｃｍ-3まで変化させた厚さ２３ｎｍのＰ型エピタキシャ
ル層１９と不純物濃度を１．０×１０18ｃｍ-3から５．
０×１０18ｃｍ-3まで変化させた厚さ７ｎｍのＮ型エピ
タキシャル層２０を順次堆積して形成する。
【００１９】次に、図４（ｂ）に示すように、Ｎ型エピ
タキシャル層２０，Ｐ型エピタキシャル層１９，Ｎ型エ
ピタキシャル層３を選択的に酸化してＰ- 型シリコン基
板１及びＮ+ 型埋込層２に達するフィールド酸化膜４を
形成し、第１及び第２の素子形成領域を有する島状のコ
レクタ領域を分離し、第２の素子形成領域にリンを高濃
度にドープしてＮ+ 型のコレクタ引出領域８を形成す
る。次に、第１の実施例と同様の工程により、ベース領
域１２及びエミッタ領域１４を有するバイポーラトラン
ジスタを構成する。
タキシャル層２０，Ｐ型エピタキシャル層１９，Ｎ型エ
ピタキシャル層３を選択的に酸化してＰ- 型シリコン基
板１及びＮ+ 型埋込層２に達するフィールド酸化膜４を
形成し、第１及び第２の素子形成領域を有する島状のコ
レクタ領域を分離し、第２の素子形成領域にリンを高濃
度にドープしてＮ+ 型のコレクタ引出領域８を形成す
る。次に、第１の実施例と同様の工程により、ベース領
域１２及びエミッタ領域１４を有するバイポーラトラン
ジスタを構成する。
【００２０】図５は第２の実施例の不純物分布を示す図
である。
である。
【００２１】図５に示すように、エミッタ領域の表面か
ら深さ方向へ向けＮ型不純物濃度が１×１０20ｃｍ-3で
厚さ３８ｎｍのエミッタ領域１４から５ｎｍ／ｄｅｃ．
の変化でＰ型不純物濃度が５×１０18ｃｍ-3で厚さ５０
ｎｍのベース領域１２へ、次に、Ｐ型不純物濃度が５×
１０18ｃｍ-3から１×１０18ｃｍ-3まで１０ｎｍ／ｄｅ
ｃ．で変化するＮ型エピタキシャル層２０と、Ｎ型不純
物濃度が１×１０18ｃｍ-3から２．４×１０18ｃｍ-3ま
で６０ｎｍ／ｄｅｃ．で変化するＰ型エピタキシャル層
１９を間に挟んで６０／ｄｅｃ．の変化で不純物濃度が
１×１０20ｃｍ-3のＮ+ 型埋込層２までつながる。
ら深さ方向へ向けＮ型不純物濃度が１×１０20ｃｍ-3で
厚さ３８ｎｍのエミッタ領域１４から５ｎｍ／ｄｅｃ．
の変化でＰ型不純物濃度が５×１０18ｃｍ-3で厚さ５０
ｎｍのベース領域１２へ、次に、Ｐ型不純物濃度が５×
１０18ｃｍ-3から１×１０18ｃｍ-3まで１０ｎｍ／ｄｅ
ｃ．で変化するＮ型エピタキシャル層２０と、Ｎ型不純
物濃度が１×１０18ｃｍ-3から２．４×１０18ｃｍ-3ま
で６０ｎｍ／ｄｅｃ．で変化するＰ型エピタキシャル層
１９を間に挟んで６０／ｄｅｃ．の変化で不純物濃度が
１×１０20ｃｍ-3のＮ+ 型埋込層２までつながる。
【００２２】その時の電界分布を図６に、電子温度分布
を図７に、また電子速度分布を図８にそれぞれ示す。パ
ラメータはエミッタ・ベース間順バイアス電圧であり
０．９Ｖから１．０５Ｖまで０．０５Ｖステップで変化
させている。ベース・コレクタ間逆バイアス電圧は１．
０Ｖ一定である。
を図７に、また電子速度分布を図８にそれぞれ示す。パ
ラメータはエミッタ・ベース間順バイアス電圧であり
０．９Ｖから１．０５Ｖまで０．０５Ｖステップで変化
させている。ベース・コレクタ間逆バイアス電圧は１．
０Ｖ一定である。
【００２３】図６の電界分布より、オーバーシュートを
効率よく起こさせるためのベース端での電界の急峻な立
ち上がり、コレクタ端での電界の急峻な立ち下がりがあ
ることが分かる。また、図７の電子温度分布より、コレ
クタ端で、急峻な電界の立ち下がりによる大きな電子温
度勾配ができているのが分かる。その結果、図８の電子
速度分布よりベース端側とコレクタ端側の２箇所で大き
くオーバーシュートしていることが確認できる。評価の
ために、実験結果から求めた真性ベース領域端からベー
ス・コレクタ間空乏層のコレクタ領域端までの電子の走
行時間を計算した。カーク効果によるベースのせり出し
を考慮したいために単にベース・コレクタ間空乏層内の
走行時間とはせずに、真性ベース領域端からベース・コ
レクタ間空乏層のコレクタ領域端までの電子の走行時間
を算出した。空乏層の定義としては電子速度が５×１０
6 ｃｍ／ｓｅｃ以上になる領域とした。その結果を、比
較のために従来例の結果とともに図９に示した。従来例
と本発明とで、空乏層幅はおよそ５０ｎｍと等しくあ
る。よって、耐圧は等しいものと考える。その結果か
ら、低・中電流密度領域で従来例と本発明とは同程度の
走行時間が得られているのに対し、高電流密度領域ＪC
＝１×１０-2Ａ／μｍ2 で、従来例に比べて走行時間が
およそ４０％短縮されていることが分かる。
効率よく起こさせるためのベース端での電界の急峻な立
ち上がり、コレクタ端での電界の急峻な立ち下がりがあ
ることが分かる。また、図７の電子温度分布より、コレ
クタ端で、急峻な電界の立ち下がりによる大きな電子温
度勾配ができているのが分かる。その結果、図８の電子
速度分布よりベース端側とコレクタ端側の２箇所で大き
くオーバーシュートしていることが確認できる。評価の
ために、実験結果から求めた真性ベース領域端からベー
ス・コレクタ間空乏層のコレクタ領域端までの電子の走
行時間を計算した。カーク効果によるベースのせり出し
を考慮したいために単にベース・コレクタ間空乏層内の
走行時間とはせずに、真性ベース領域端からベース・コ
レクタ間空乏層のコレクタ領域端までの電子の走行時間
を算出した。空乏層の定義としては電子速度が５×１０
6 ｃｍ／ｓｅｃ以上になる領域とした。その結果を、比
較のために従来例の結果とともに図９に示した。従来例
と本発明とで、空乏層幅はおよそ５０ｎｍと等しくあ
る。よって、耐圧は等しいものと考える。その結果か
ら、低・中電流密度領域で従来例と本発明とは同程度の
走行時間が得られているのに対し、高電流密度領域ＪC
＝１×１０-2Ａ／μｍ2 で、従来例に比べて走行時間が
およそ４０％短縮されていることが分かる。
【００２４】なお、本実施例ではベース領域の成長をＵ
ＨＶ−ＣＶＤ法により行ったが他の成長法、例えば数Ｔ
ｏｒｒの圧力下で成長させるＬＰＣＶＤ法を用いてもよ
い。
ＨＶ−ＣＶＤ法により行ったが他の成長法、例えば数Ｔ
ｏｒｒの圧力下で成長させるＬＰＣＶＤ法を用いてもよ
い。
【００２５】また、ベース領域の成長に原料ガスとして
Ｓｉ2 Ｈ6 ，ＧｅＨ4 を用いＳｉ1-X ＧｅX （但しＸ＝
３０％）膜を形成したヘテロ接合型バイポーラトランジ
スタでも同様の効果が得られる。
Ｓｉ2 Ｈ6 ，ＧｅＨ4 を用いＳｉ1-X ＧｅX （但しＸ＝
３０％）膜を形成したヘテロ接合型バイポーラトランジ
スタでも同様の効果が得られる。
【００２６】
【発明の効果】以上説明したように本発明は、数ｍＡ／
μｍ2 以上の高電流密度領域におけるカーク効果による
遮断周波数の低下を大幅に低減できるという効果を有す
る。
μｍ2 以上の高電流密度領域におけるカーク効果による
遮断周波数の低下を大幅に低減できるという効果を有す
る。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した半導体チップの断面図。
めの工程順に示した半導体チップの断面図。
【図２】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した半導体チップの断面図。
めの工程順に示した半導体チップの断面図。
【図３】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した半導体チップの断面図。
めの工程順に示した半導体チップの断面図。
【図４】本発明の第２の実施例の製造方法を説明するた
めの工程順に示した半導体チップの断面図。
めの工程順に示した半導体チップの断面図。
【図５】本発明の第２の実施例の不純物分布を示す図。
【図６】本発明の電界分布を示す図。
【図７】本発明の電子温度分布を示す図。
【図８】本発明の電子速度分布を示す図。
【図９】本発明と従来例のコレクタ電流密度に対するベ
ース・コレクタ間空乏層走行時間を示す図。
ース・コレクタ間空乏層走行時間を示す図。
【図１０】従来の半導体装置の一例を示す半導体チップ
の断面図。
の断面図。
【図１１】従来の半導体装置の不純物分布を示す図。
【図１２】従来の半導体装置の電界分布を示す図。
【図１３】従来の半導体装置の電子温度分布を示す図。
【図１４】従来の半導体装置の電子速度分布を示す図。
【図１５】従来の半導体装置のコレクタ電流密度に対す
る遮断周波数特性を示す図。
る遮断周波数特性を示す図。
【図１６】従来の半導体装置におけるカーク効果を抑制
するために有効と思われる不純物分布を示す図。
するために有効と思われる不純物分布を示す図。
１ Ｐ- 型シリコン基板 ２ Ｎ+ 型埋込層 ３ Ｎ型エピタキシャル層 ４ フィールド酸化膜 ５ 窒化シリコン膜 ６ コレクタ引出電極 ７ ベース引出電極 ８ コレクタ引出領域 ９ 窒化シリコン膜 １０ 側壁膜 １１ Ｎ+ 型層 １２ ベース領域 １３ Ｐ型多結晶シリコン膜 １４ エミッタ領域 １５ エミッタ引出電極 １６ コレクタ電極 １７ エミッタ電極 １８ ベース電極 １９ Ｐ型エピタキシャル層 ２０ Ｎ型エピタキシャル層 ２１ Ｐ型層 ２２ Ｎ型層
Claims (3)
- 【請求項１】 一導電型半導体基板に設けて島状に素子
分離した逆導電型のコレクタ領域と、前記コレクタ領域
内に設けた一導電型半導体層と、前記一導電型半導体層
の上面に接して設けた逆導電型半導体層と、前記逆導電
型半導体層の上面に接して設けた一導電型のベース領域
と、前記ベース領域内に設けた逆導電型のエミッタ領域
とを有することを特徴とする半導体装置。 - 【請求項２】 コレクタ領域内に設けた一導電型半導体
層の不純物濃度よりも前記コレクタ領域の不純物濃度が
高濃度であり、前記一導電型半導体層上の逆導電型半導
体層の不純物濃度よりもベース領域の不純物濃度が高濃
度である請求項１記載の半導体装置。 - 【請求項３】 コレクタ領域がシリコン単結晶層からな
り、ベース領域がＳｉＧｅ混晶層からなる請求項１又は
請求項２記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317013A JP3024401B2 (ja) | 1992-11-26 | 1992-11-26 | 半導体装置 |
| US08/528,160 US5530273A (en) | 1992-11-26 | 1995-09-14 | Semiconductor device capable of preventing reduction of cut-off frequency by Kark effect even when operated within a high electric current density range |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317013A JP3024401B2 (ja) | 1992-11-26 | 1992-11-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163563A true JPH06163563A (ja) | 1994-06-10 |
| JP3024401B2 JP3024401B2 (ja) | 2000-03-21 |
Family
ID=18083444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4317013A Expired - Fee Related JP3024401B2 (ja) | 1992-11-26 | 1992-11-26 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5530273A (ja) |
| JP (1) | JP3024401B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100366112B1 (ko) * | 1997-09-10 | 2003-02-19 | 티디케이가부시기가이샤 | 디스크카트리지 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07245314A (ja) * | 1994-03-04 | 1995-09-19 | Mitsubishi Electric Corp | バイポーラトランジスタ，およびその製造方法 |
| US6051483A (en) * | 1996-11-12 | 2000-04-18 | International Business Machines Corporation | Formation of ultra-shallow semiconductor junction using microwave annealing |
| DE19842106A1 (de) | 1998-09-08 | 2000-03-09 | Inst Halbleiterphysik Gmbh | Vertikaler Bipolartransistor und Verfahren zu seiner Herstellung |
| JP3490060B2 (ja) * | 2000-11-17 | 2004-01-26 | 山形日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2010283329A (ja) * | 2009-05-08 | 2010-12-16 | Panasonic Corp | バイポーラトランジスタ及びその製造方法 |
| US8603885B2 (en) | 2011-01-04 | 2013-12-10 | International Business Machines Corporation | Flat response device structures for bipolar junction transistors |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160165A (ja) * | 1984-01-31 | 1985-08-21 | Shindengen Electric Mfg Co Ltd | バイポ−ラトランジスタ |
| JPH0656851B2 (ja) * | 1985-08-07 | 1994-07-27 | 日本電気株式会社 | 半導体装置 |
| JPS6314476A (ja) * | 1986-07-04 | 1988-01-21 | Mitsubishi Electric Corp | 半導体装置 |
| US4958208A (en) * | 1987-08-12 | 1990-09-18 | Nec Corporation | Bipolar transistor with abrupt potential discontinuity in collector region |
| JPH03105925A (ja) * | 1989-09-19 | 1991-05-02 | Fujitsu Ltd | 半導体装置 |
| JPH03138947A (ja) * | 1989-10-24 | 1991-06-13 | Toshiba Corp | ヘテロ接合バイポーラトランジスタ集積回路 |
-
1992
- 1992-11-26 JP JP4317013A patent/JP3024401B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-14 US US08/528,160 patent/US5530273A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100366112B1 (ko) * | 1997-09-10 | 2003-02-19 | 티디케이가부시기가이샤 | 디스크카트리지 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5530273A (en) | 1996-06-25 |
| JP3024401B2 (ja) | 2000-03-21 |
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Legal Events
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|---|---|---|---|
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