JPH07245314A - バイポーラトランジスタ，およびその製造方法 - Google Patents

バイポーラトランジスタ，およびその製造方法

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JPH07245314A
JPH07245314A JP6034040A JP3404094A JPH07245314A JP H07245314 A JPH07245314 A JP H07245314A JP 6034040 A JP6034040 A JP 6034040A JP 3404094 A JP3404094 A JP 3404094A JP H07245314 A JPH07245314 A JP H07245314A
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JP
Japan
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layer
emitter
collector
electrode
forming
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JP6034040A
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English (en)
Inventor
Naoto Yoshida
直人 吉田
Masayuki Sakai
将行 酒井
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Publication of JPH07245314A publication Critical patent/JPH07245314A/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/021—Manufacture or treatment of heterojunction BJTs [HBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs

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  • Bipolar Transistors (AREA)

Abstract

(57)【要約】 【目的】 エミッタ抵抗，もしくはコレクタ抵抗が低
く、かつ容量が小さいＨＢＴを実現する。 【構成】 マスク用結晶層５に開口部６を設け、その上
にエミッタ層７もしくはコレクタ層３を再成長し、マス
ク用結晶層５を選択的にエッチング除去することによ
り、断面がほぼＴ字形状のエミッタ構造Ｅ，もしくはコ
レクタ構造Ｃを形成する。 【効果】 半導体層の接合面積を小さく、かつ電極のコ
ンタクト面積を大きくすことができ、高性能なＨＢＴを
実現できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、バイポーラトランジ
スタ、特にヘテロ接合バイポーラトランジスタ（以下、
ＨＢＴとも称す）の構造，およびその製造方法に関する
ものである。
【０００２】
【従来の技術】図１３は、従来のヘテロ接合バイポーラ
トランジスタ（ＨＢＴ）の断面構造図を示す。図におい
て、１は研磨前の厚さが５００μｍの半絶縁性のＧａＡ
ｓ基板、２は該ＧａＡｓ基板１上に形成された高濃度，
即ち不純物濃度２×１０18cm-3，膜厚５０００オングス
トロームのｎ−ＧａＡｓコレクタコンタクト層、３は該
ｎ−ＧａＡｓコレクタコンタクト層２上に形成された、
不純物濃度５×１０16cm-3，膜厚５０００オングストロ
ームのｎ−ＧａＡｓコレクタ層、４は該ｎ−ＧａＡｓコ
レクタ層３上に形成された、不純物濃度４×１０19c
m-3，膜厚１０００オングストロームのｐ−ＧａＡｓベ
ース層、７はその一部が上記ｐ−ＧａＡｓベース層４に
接合して形成されたｎ−Ａｌx Ｇａ1-x Ａｓエミッタ層
であり、そのＡｌ組成比はｘ＝０．２５，不純物濃度は
５×１０17cm-3，膜厚は２０００オングストロームであ
る。８は該ｎ−Ａｌx Ｇａ1-x Ａｓエミッタ層７上に形
成されたｎ−ＩｎＧａＡｓエミッタコンタクト層であ
り、その不純物濃度は５×１０19cm-3，膜厚は５００オ
ングストロームである。９は上記ｎ−ＩｎＧａＡｓエミ
ッタコンタクト層８上に形成されたエミッタ電極であ
り、これは例えばＴｉ／Ｍｏ／Ａｕからなり、それぞれ
の厚みは５００／５００／４０００オングストロームで
ある。該ｎ−Ａｌx Ｇａ1-x Ａｓエミッタ層７，ｎ−Ｉ
ｎＧａＡｓエミッタコンタクト層８，エミッタ電極９の
幅は２μｍであり、その奥行は２０μｍである。１１は
上記ｐ−ＧａＡｓベース層４上に形成されたベース電極
であり、これも例えばＴｉ／Ｍｏ／Ａｕからなり、それ
ぞれの厚みは５００／５００／４０００オングストロー
ムである。また、１２は上記ｎ−ＧａＡｓコレクタコン
タクト層２上に形成されたコレクタ電極であり、これは
例えばＡｕＧｅ／Ｎｉ／Ａｕからなり、それぞれの厚み
は５００／２００／２０００オングストロームである。
【０００３】次に、本従来例のＨＢＴの動作について説
明する。エミッタ電極９を接地し、コレクタ電極１２を
正にバイアスし、ベース電極１１を正にバイアスし、ベ
ース電流を変調すると、それに応じてベース電流の数十
倍から数百倍のコレクタ電流が流れ、トランジスタ動作
が行われる。ＨＢＴは従来のバイポーラトランジスタよ
り高周波、高速の動作が可能であるという利点を有す
る。ＨＢＴの性能はエミッタの抵抗，およびコレクタの
抵抗に大きく依存し、その抵抗が小さいほど高性能な利
得特性を実現できる。また、ベース層とエミッタ層との
接合面積、およびベース層とコレクタ層との接合面積が
小さいほど高性能な利得特性を実現できる。
【０００４】
【発明が解決しようとする課題】一般に、ヘテロ接合バ
イポーラトランジスタにおいては、エミッタの抵抗はエ
ミッタ電極のコンタクト抵抗に大きく依存しているた
め、該エミッタ電極の面積はこれを大きくすることが望
ましい。しかしながら、従来のＨＢＴの構造において
は、図１３に示すように、ベース層とエミッタ層との接
合面積と、エミッタ電極の（エミッタ層との）コンタク
ト面積とが等しいものであり、このため、ＨＢＴにおい
て小さな接合面積を有し、かつ低いエミッタ抵抗を実現
することは困難であった。
【０００５】本発明は、上記のような従来のものの問題
点に鑑みてなされたもので、大きなエミッタ電極面積ま
たはコレクタ電極面積を有し、かつ小さなエミッタベー
ス接合面積またはコレクタベース接合面積を有する、バ
イポーラトランジスタの構造，およびその製造方法を提
供することを目的としている。
【０００６】
【課題を解決するための手段】この発明に係るバイポー
ラトランジスタは、エミッタ（コレクタ）層もしくはそ
のコンタクト層を、断面がほぼＴ字型の形状を有するよ
うに形成することにより、大きなエミッタ（コレクタ）
電極面積を実現するようにしたものである。
【０００７】また、この発明に係るバイポーラトランジ
スタの製造方法は、断面がほぼＴ字型の形状を有するエ
ミッタ（コレクタ）層を実現するため、ベース層上もし
くはエミッタ（コレクタ）層上に形成されたマスク用結
晶層の一部に開口を設ける工程と、その後に、エミッタ
（コレクタ）層，もしくはそのコンタクト層を成長する
工程とを設けたものである。
【０００８】即ち、この発明に係るバイポーラトランジ
スタは、半導体基板上に形成されたコレクタ層と、該コ
レクタ層上に形成されたベース層と、該ベース層上に形
成され、少なくともその一部に断面がほぼＴ型形状の部
分を有するエミッタとを有するようにしたものである。
【０００９】また、この発明に係るバイポーラトランジ
スタは、半導体基板上に形成されたコレクタ層と、該コ
レクタ層上に形成されたベース層と、該ベース層上に形
成され、断面がほぼＴ型形状のエミッタ層とを有するよ
うにしたものである。
【００１０】また、この発明に係るバイポーラトランジ
スタは、半導体基板上に形成されたコレクタ層と、該コ
レクタ層上に形成されたベース層と、該ベース層上に形
成された１層目のエミッタ層と、該１層目のエミッタ層
上に形成され、断面がほぼＴ型形状の２層目のエミッタ
層とを有するようにしたものである。
【００１１】また、この発明に係るバイポーラトランジ
スタは、半導体基板上に形成されたコレクタ層と、該コ
レクタ層上に形成されたベース層と、該ベース層上に形
成されたエミッタ層と、該エミッタ層上に形成され、断
面がほぼＴ型形状のエミッタコンタクト層とを有するよ
うにしたものである。
【００１２】また、この発明に係るバイポーラトランジ
スタは、上記のいずれかのバイポーラトランジスタをヘ
テロ接合パイポーラトランジスタとしたものである。
【００１３】また、この発明に係るバイポーラトランジ
スタは、上記のいずれかのバイポーラトランジスタにお
いて、上記コレクタをエミッタに代え、上記エミッタを
コレクタに代えるようにしたものである。
【００１４】また、この発明に係るバイポーラトランジ
スタの製造方法は、上記第２のバイポーラトランジスタ
を製造するにあたって、半導体基板上にコレクタ層，ベ
ース層，およびマスク用結晶層を順次形成する工程と、
上記ベース層上に形成されたマスク用結晶層の一部に開
口を設ける工程と、その上にエミッタ層を成長する工程
と、上記エミッタ層上にエミッタ電極を形成する工程
と、上記エミッタ電極をマスクに、上記エミッタ層を選
択的に除去する工程と、上記マスク用結晶層を選択的に
除去する工程と、その上に、ベース電極形成用のレジス
トを形成する工程と、上記ベース電極形成用レジスト，
および上記エミッタ電極をマスクにして、ベース電極を
形成する工程と、上記ベース電極形成用レジストを除去
し、上記ベース電極、および上記エミッタ電極を覆って
コレクタ電極形成用レジストを形成する工程と、上記コ
レクタ電極形成用レジストをマスクとして、上記ベース
層，および上記コレクタ層の所要部分を除去する工程
と、上記露出したコレクタ層上にコレクタ電極を形成す
る工程とを含むようにしたものである。
【００１５】また、この発明に係るバイポーラトランジ
スタの製造方法は、上記第３のバイポーラトランジスタ
を製造するにあたって、半導体基板上にコレクタ層，ベ
ース層，１層目のエミッタ層およびマスク用結晶層を順
次形成する工程と、上記１層目のエミッタ層上に形成さ
れたマスク用結晶層の一部に開口を設ける工程と、その
上に２層目のエミッタ層を成長する工程と、上記２層目
のエミッタ層上に、エミッタ電極を形成する工程と、上
記エミッタ電極をマスクに、上記２層目および上記１層
目のエミッタ層を選択的に除去する工程と、上記マスク
用結晶層を選択的に除去する工程と、その上に、ベース
電極形成用のレジストを形成する工程と、上記ベース電
極形成用レジスト，および上記エミッタ電極をマスクに
して、ベース電極を形成する工程と、上記ベース電極形
成用レジストを除去し、上記ベース電極および上記エミ
ッタ電極を覆ってコレクタ電極形成用レジストを形成す
る工程と、上記コレクタ電極形成用をマスクとして、上
記ベース層，およびコレクタ層の所要部分を除去する工
程と、上記露出したコレクタ層上にコレクタ電極を形成
する工程とを含むようにしたものである。
【００１６】また、この発明に係るバイポーラトランジ
スタの製造方法は、上記第４のバイポーラトランジスタ
を製造するにあたって、半導体基板上にコレクタ層，ベ
ース層，エミッタ層，およびマスク用結晶層を順次形成
する工程と、上記エミッタ層上に形成されたマスク用結
晶層の一部に開口を設ける工程と、その上にエミッタコ
ンタクト層を成長する工程と、上記エミッタコンタクト
層上にエミッタ電極を形成する工程と、上記エミッタ電
極をマスクに上記エミッタコンタクト層を選択的に除去
する工程と、上記マスク用結晶層を選択的に除去する工
程と、その上にベース電極形成用のレジストを形成する
工程と、上記ベース電極形成用レジスト，および上記エ
ミッタ電極をマスクにして、ベース電極を形成する工程
と、上記ベース電極形成用レジストを除去し、上記ベー
ス電極，および上記エミッタ電極を覆ってコレクタ電極
形成用レジストを形成する工程と、上記コレクタ電極形
成用レジストをマスクとして、上記ベース層，およびコ
レクタ層の所要部分を除去する工程と、上記露出したコ
レクタ層上にコレクタ電極を形成する工程とを含むよう
にしたものである。
【００１７】また、この発明に係るバイポーラトランジ
スタの製造方法は、上記のいずれかのバイポーラトラン
ジスタの製造方法において、上記バイポーラトランジス
タをヘテロ接合バイポーラトランジスタとしたものであ
る。
【００１８】また、この発明に係るバイポーラトランジ
スタの製造方法は、上記のいずれかのバイポーラトラン
ジスタの製造方法において、上記コレクタをエミッタに
代え、上記コレクタをエミッタに代えるようにしたもの
である。
【００１９】
【作用】この発明に係るバイポーラトランジスタの構造
においては、半導体基板上に形成されたコレクタ層と、
該コレクタ層上に形成されたベース層と、該ベース層上
に形成され、少なくともその一部に断面がほぼＴ型形状
の部分を有するエミッタとを有するものとしたので、エ
ミッタの電極面積が大きく、かつエミッタ層とベース層
の接合面積が小さなバイポーラトランジスタを実現で
き、その高性能化を図ることができる。
【００２０】また、この発明に係るバイポーラトランジ
スタの構造においては、半導体基板上に形成されたコレ
クタ層と、該コレクタ層上に形成されたベース層と、該
ベース層上に形成され、断面がほぼＴ型形状のエミッタ
層とを有するものとしたので、エミッタの電極面積が大
きく、かつエミッタ層とベース層の接合面積が小さなバ
イポーラトランジスタを実現でき、その高性能化を図る
ことができる。
【００２１】また、この発明に係るバイポーラトランジ
スタの構造においては、半導体基板上に形成されたコレ
クタ層と、該コレクタ層上に形成されたベース層と、該
ベース層上に形成された１層目のエミッタ層と、該１層
目のエミッタ層上に形成され、断面がほぼＴ型形状の２
層目のエミッタ層とを有するようにしたので、エミッタ
の電極面積が大きく、かつエミッタ層とベース層の接合
面積が小さなバイポーラトランジスタを実現でき、その
高性能化を図ることができる。
【００２２】また、この発明に係るバイポーラトランジ
スタの構造においては、半導体基板上に形成されたコレ
クタ層と、該コレクタ層上に形成されたベース層と、該
ベース層上に形成されたエミッタ層と、該エミッタ層上
に形成され、断面がほぼＴ型形状のエミッタコンタクト
層とを有するようにしたので、エミッタの電極面積が大
きく、かつエミッタ層とベース層との接合面積が小さな
バイポーラトランジスタを実現でき、その高性能化を図
ることができる。
【００２３】また、この発明に係るバイポーラトランジ
スタは、上記のいずれかのバイポーラトランジスタをヘ
テロ接合バイポーラトランジスタとするようにしたの
で、ヘテロ接合バイポーラトランジスタにおいても、エ
ミッタの電極面積が大きく、かつエミッタ層とベース層
の接合面積が小さなバイポーラトランジスタを実現で
き、その高性能化を図ることができる。
【００２４】また、この発明に係るバイポーラトランジ
スタは、上記のいずれかのバイポーラトランジスタにお
いて、上記コレクタをエミッタに代え、エミッタをコレ
クタに代えるようにしたので、コレクタの電極面積が大
きく、かつコレクタ層とベース層の接合面積が小さなバ
イポーラトランジスタを実現でき、その高性能化を図る
ことができる。
【００２５】また、この発明に係るバイポーラトランジ
スタの製造方法では、上記第２のバイポーラトランジス
タを製造するにあたって、半導体基板上にコレクタ層，
ベース層，およびマスク用結晶層を順次形成する工程
と、上記ベース層上に形成されたマスク用結晶層の一部
に開口を設ける工程と、その上にエミッタ層を成長する
工程と、上記エミッタ層上にエミッタ電極を形成する工
程と、上記エミッタ電極をマスクに、上記エミッタ層を
選択的に除去する工程と、上記マスク用結晶層を選択的
に除去する工程と、その上にベース電極形成用のレジス
トを形成する工程と、上記ベース電極形成用レジスト，
および上記エミッタ電極をマスクにして、ベース電極を
形成する工程と、上記ベース電極形成用レジストを除去
し、上記ベース電極および上記エミッタ電極を覆ってコ
レクタ電極形成用レジストを形成する工程と、上記コレ
クタ電極形成用レジストをマスクとして、上記ベース
層，および上記コレクタ層の所要部分を除去する工程
と、上記露出したコレクタ層上にコレクタ電極を形成す
る工程とを含むようにしたので、エミッタの電極面積が
大きく、かつエミッタ層とベース層の接合面積が小さな
高性能なバイポーラトランジスタを、より簡易な方法で
実現できる。
【００２６】また、この発明に係るバイポーラトランジ
スタの製造方法では、上記第３のバイポーラトランジス
タを製造するにあたって、半導体基板上にコレクタ層，
ベース層，１層目のエミッタ層およびマスク用結晶層を
順次形成する工程と、上記１層目のエミッタ層上に形成
されたマスク用結晶層の一部に開口を設ける工程と、そ
の上に２層目のエミッタ層を成長する工程と、上記２層
目のエミッタ層上に、エミッタ電極を形成する工程と、
上記エミッタ電極をマスクに、上記２層目および上記１
層目のエミッタ層を選択的に除去する工程と上記マスク
用結晶層を選択的に除去する工程と、ベース電極形成用
のレジストを形成する工程と、上記ベース電極形成用レ
ジスト，および上記エミッタ電極をマスクにして、ベー
ス電極を形成する工程と、上記ベース電極形成用レジス
トを除去し、上記ベース電極、および上記エミッタ電極
を覆ってコレクタ電極形成用レジストを形成する工程
と、上記コレクタ電極形成用をマスクとして、上記ベー
ス層，およびコレクタ層の所要部分を除去する工程と、
上記露出したコレクタ層上にコレクタ電極を形成する工
程とを含むようにしたので、エミッタの電極面積が大き
く、かつエミッタ層とベース層の接合面積が小さな高性
能なバイポーラトランジスタを、より簡易な方法で実現
できる。
【００２７】また、この発明に係るバイポーラトランジ
スタの製造方法では、上記第４のバイポーラトランジス
タを製造するにあたって、半導体基板上にコレクタ層，
ベース層，エミッタ層，およびマスク用結晶層を順次形
成する工程と、上記エミッタ層上に形成されたマスク用
結晶層の一部に開口を設ける工程と、その上にエミッタ
コンタクト層を成長する工程と、上記エミッタコンタク
ト層上にエミッタ電極を形成する工程と、上記エミッタ
電極をマスクに上記エミッタコンタクト層を選択的に除
去する工程と、上記マスク用結晶層を選択的に除去する
工程と、その上にベース電極形成用のレジストを形成す
る工程と、上記ベース電極形成用レジスト，および上記
エミッタ電極をマスクにして、ベース電極を形成する工
程と、上記ベース電極形成用レジストを除去し、上記ベ
ース電極，および上記エミッタ電極を覆ってコレクタ電
極形成用レジストを形成する工程と、上記コレクタ電極
形成用レジストをマスクとして、上記ベース層，および
コレクタ層の所要部分を除去する工程と、上記露出した
コレクタ層上にコレクタ電極を形成する工程とを含むよ
うにしたので、エミッタの電極面積が大きく、かつエミ
ッタ層とベース層の接合面積が小さな高性能なバイポー
ラトランジスタを、より簡易な方法で実現できる。
【００２８】また、この発明に係るバイポーラトランジ
スタの製造方法は、上記のいずれかのバイポーラトラン
ジスタの製造方法において、バイポーラトランジスタを
ヘテロ接合バイポーラトランジスタとするようにしたの
で、エミッタの電極面積が大きく、かつエミッタ層とベ
ース層の接合面積が小さな高性能なヘテロ接合バイポー
ラトランジスタを、簡易な方法で実現できる。
【００２９】また、この発明に係るバイポーラトランジ
スタの製造方法は、上記のいずれかのバイポーラトラン
ジスタの製造方法において、上記コレクタをエミッタに
代え、上記エミッタをコレクタに代えるようにしたの
で、コレクタの電極面積が大きく、かつコレクタ層とベ
ース層の接合面積が小さな高性能なバイポーラトランジ
スタを、簡易な方法で実現できる。
【００３０】
【実施例】
実施例１，２．図１は本発明の第１の実施例によるヘテ
ロ接合バイポーラトランジスタを示し、図２は、該図１
のヘテロ接合バイポーラトランジスタを製造する，本発
明の第２の実施例によるヘテロ接合バイポーラトランジ
スタの製造方法を示す図である。
【００３１】図１において、１は研磨前の厚さが５００
μｍの半絶縁性のＧａＡｓ基板、２は該ＧａＡｓ基板１
上に形成された高濃度，即ち不純物濃度２×１０18c
m-3，膜厚５０００オングストロームのｎ−ＧａＡｓコ
レクタコンタクト層、３は該ｎ−ＧａＡｓコレクタコン
タクト層２上に形成された、不純物濃度５×１０16c
m-3，膜厚５０００オングストロームのｎ−ＧａＡｓコ
レクタ層、４は該ｎ−ＧａＡｓコレクタ層３上に形成さ
れた、不純物濃度４×１０19cm-3，膜厚１０００オング
ストロームのｐ−ＧａＡｓベース層であり、そのｐ型不
純物はＣ（カーボン）である。７はその一部が上記ｐ−
ＧａＡｓベース層４に接合して形成されたｎ−Ａｌx Ｇ
ａ1-x Ａｓエミッタ層であり、そのＡｌ組成比はｘ＝
０．２５，不純物濃度は５×１０17cm-3，膜厚は２００
０オングストロームであり、そのｎ型不純物はＳｉであ
る。８は該ｎ−Ａｌx Ｇａ1-x Ａｓエミッタ層７上に形
成されたｎ−Ｉｎx Ｇａ1-x Ａｓエミッタコンタクト層
であり、そのＩｎ組成比ｘはその上層に向かうにつれ、
ｘ＝０〜０．５へと変化するものである。また、その不
純物濃度は５×１０19cm-3，膜厚は５００オングストロ
ームである。９は上記ｎ−ＩｎＧａＡｓエミッタコンタ
クト層８上に形成されたエミッタ電極であり、これは例
えばＴｉ／Ｍｏ／Ａｕからなり、それぞれの厚みは５０
０／５００／４０００オングストロームである。上記ｎ
−Ａｌx Ｇａ1-x Ａｓエミッタ層７と、上記ｐ−ＧａＡ
ｓベース層４との接合面の幅は２μｍであり、該断面が
ほぼＴ字型の形状をしたエミッタ構造Ｅの頭部部分の幅
は８μｍであり、その奥行は２０μｍである。また、１
１は上記ｐ−ＧａＡｓベース層４上に形成されたベース
電極であり、これも例えばＴｉ／Ｍｏ／Ａｕからなり、
それぞれの厚みは５００／５００／４０００オングスト
ロームである。また、１２は上記ｎ−ＧａＡｓコレクタ
コンタクト層２上に形成されたコレクタ電極であり、こ
れは、例えばＡｕＧｅ／Ｎｉ／Ａｕからなり、それぞれ
の厚みは５００／２００／２０００オングストロームで
ある。
【００３２】また、図２において、５はｐ−ＧａＡｓベ
ース層４上に形成された、Ａｌx Ｇａ1-x Ａｓ（ｘ＝
０．５）マスク用結晶層であり、６は該マスク用結晶層
５に形成された、エミッタ層とベースとの接合を形成す
るための開口部である。
【００３３】次に、本実施例１によるヘテロ接合バイポ
ーラトランジスタを製造する本発明の第２の実施例によ
るヘテロ接合バイポーラトランジスタの製造方法につい
て図２を用いて説明する。
【００３４】まず、図２(a) に示すように、例えばＭＯ
ＣＶＤ（Metal Organic Chemical Vapor Deposition)法
により、半絶縁性のＧａＡｓ基板１上に、コレクタコン
タクト層２、コレクタ層３、ベース層４、そしてマスク
用結晶層５を連続して成長する。ここで、マスク用結晶
層５には、比較的Ａｌ組成の高い（Ａｌ組成：０．５）
ＡｌＧａＡｓを用いている。次に、マスク用結晶層５に
エミッタ層とベースとの接合を形成するための，幅２μ
ｍの開口部６を、写真製版とフッ酸系エッチャントを用
いたエッチングにより形成する。なお、このエッチング
はドライエッチングによって行なうことも可能である。
【００３５】次に、図２(b) に示すように、ウェハ全体
にエミッタ層７，およびエミッタコンタクト層８を、再
度ＭＯＣＶＤ法により成長する。そして、図２(c) に示
すように、所望の面積のエミッタ電極９を形成し、これ
をマスクにして、上記エミッタ層７，およびエミッタコ
ンタクト層８を、酒石酸系，あるいはクエン酸系エッチ
ャントを用いて、選択的にエッチング除去する。
【００３６】さらに、図２(d) に示すように、上記マス
ク用結晶層５を、フッ酸系エッチャントによりエッチン
グ除去し、断面がほぼＴ字型となったエミッタ構造Ｅを
形成する。その際、仮にマスクとして絶縁膜を使用して
いたとすれば、この絶縁膜の開口部を除く上側に形成さ
れるエミッタ層の結晶が多結晶化し、これが原因でエミ
ッタ層７が高抵抗化するため、エミッタ抵抗の低抵抗化
を達成できないばかりかそのパターニングの際の精度出
しも困難になるが、本実施例ではマスクとして結晶膜を
使用しているため、エミッタ層を単結晶で形成でき、こ
のため、こうした問題は全く生じない。
【００３７】そして、写真製版により、上記Ｔ型のエミ
ッタ構造Ｅ部分，およびベース電極を形成する領域を開
口したレジストパターン１０ａを形成する。そして、図
２(e) に示すように、上記レジスト１０ａ，および断面
がほぼＴ字型の形状となったエミッタ構造Ｅをマスクに
して、ベース金属を蒸着，リフトオフすることにより、
ベース電極１１を形成する。
【００３８】さらに、コレクタ電極を形成するためのレ
ジストパターン１０ｂを形成した後に、該レジストパタ
ーン１０ｂをマスクとして、ベース層４，およびコレク
タ層３を選択的にエッチング除去し、その後に、蒸着，
リフトオフによりコレクタ電極１２を形成することによ
り、本ＨＢＴの構造を完成する。
【００３９】このように、本実施例１によるＨＢＴで
は、エミッタＥの断面がほぼＴ字型の形状を有する構造
をしていることにより、エミッタ層７とベース４層との
接合面積に比較して大きな、エミッタ層とのコンタクト
面積を有するエミッタ電極を実現することができ、接合
容量が小さく、かつ低いエミッタ抵抗を有するＨＢＴを
得ることができる効果がある。
【００４０】また、上記実施例１のヘテロ接合バイポー
ラトランジスタを製造する本実施例２の製造方法では、
簡易な方法で上記ＨＢＴを容易に製造することができる
効果がある。
【００４１】実施例３，４．図３は本発明の第３の実施
例によるヘテロ接合バイポーラトランジスタを示し、図
４は該図３のヘテロ接合バイポーラトランジスタを製造
する，本発明の第４の実施例によるヘテロ接合バイポー
ラトランジスタの製造方法を示す図である。
【００４２】図３において、図１と同一符号は同一のも
のを示し、その組成や膜厚等の物理的パラメータも図１
のものと同様のものである。７１および７２はこの実施
例３で新たに形成する１層目および２層目のｎ−ＡｌＧ
ａＡｓエミッタ層であり、これらは実施例１のｎ−Ａｌ
x Ｇａ1-x Ａｓエミッタ層７と同様の物理的パラメータ
を有するものである。
【００４３】上記実施例１では、マスク用結晶層５に開
口を形成した後に、エミッタ層７，およびエミッタコン
タクト層８を再成長することにより、Ｔ型のエミッタ構
造Ｅを実現するようにしているが、本発明の第３の実施
例は、図３に示すように、エミッタ構造Ｅ’を、１層目
のエミッタ層７１と２層目のエミッタ層７２の２層によ
り構成し、２層目のエミッタ層７２とエミッタコンタク
ト層８とでＴ型形状を実現するようにしたものであり、
このように構成しても上記実施例１と同様の効果を得る
ことができる。
【００４４】但し、この場合は、上記１層目のエミッタ
層７１の露出部のキャリアが空乏化するぐらい該１層目
のエミッタ層７１を十分薄く、即ち３００〜５００オン
グストロームの厚さで形成する必要がある。
【００４５】上記実施例３のＨＢＴを製造する本発明の
第４のＨＢＴの製造方法は、上記実施例１の製造方法と
基本的に同様のものであり、図４に示すように、上記実
施例１の図２(a) と同様の図４(a) の工程において、ベ
ース層４を形成してから、マスク用結晶層５を形成する
までの間に、１層目のエミッタ層７１を形成し、図４
(b) に示す工程において、２層目のエミッタ層７２，お
よびエミッタコンタクト層８を成長するようにし、以下
は図２(c) 以降の各工程と同様の図４(c) 以降の工程を
実施することにより本ＨＢＴの構造を完成する。
【００４６】このように、本実施例３によるＨＢＴで
は、エミッタＥ’の断面がほぼＴ字型の形状を有する構
造をしていることにより、２層目のエミッタ層７２とベ
ース層４との接合面積に比較して大きな、エミッタ層と
のコンタクト面積を有するエミッタ電極を実現すること
ができ、接合容量が小さく、かつ低いエミッタ抵抗を有
するＨＢＴを得ることができる効果がある。
【００４７】また、上記実施例３のヘテロ接合バイポー
ラトランジスタを製造する本実施例４の製造方法では、
簡易な方法で上記ＨＢＴを容易に製造することができる
効果がある。
【００４８】実施例５，６．また、図５は、本発明の第
５の実施例によるＨＢＴを示し、この実施例５において
も、図１と同一符号は同一のものを示し、その組成や膜
厚等の物理的パラメータも図１のものと同様のものであ
る。
【００４９】本実施例５のＨＢＴは、図５に示すよう
に、エミッタコンタクト層８のみを断面がほぼＴ字型の
構造にしたものであり、本構造においても、上記と同様
の効果が得られる。
【００５０】本実施例５によるＨＢＴを製造する，図６
に示す本発明の第６の実施例によるヘテロ接合バイポー
ラトランジスタの製造方法は、上記実施例１の製造方法
と基本的に同様のものであり、図６に示すように、上記
実施例１の製造方法の図２(a) と同様の図６(a) に示す
工程において、ベース層４を形成してからマスク用結晶
層５を形成するまでの間にエミッタ層７を形成し、図６
(b) に示す工程において、エミッタコンタクト層８を成
長し、その後、所望の面積のエミッタ電極９を形成し、
これをマスクにして、上記エミッタコンタクト層８を選
択的にエッチング除去する。その後、図６(c) に示す工
程において、上記マスク用結晶層５をエッチング除去し
て、上記ｎ型ＡｌＧａＡｓエミッタコンタクト層８，お
よびエミッタ電極９からなる，断面がほぼＴ字型のエミ
ッタ構造Ｅ”を形成し、その後、図６(d) に示す工程に
おいて、さらにエミッタ層７のみを選択的にエッチング
除去した後、写真製版により、上記Ｔ型のエミッタ構造
Ｅ”部分，およびベース電極を形成する領域を開口した
レジストパターン１０ａを形成する。
【００５１】以下は、図６(e) 〜図６(g) において、上
記実施例１の製造方法である図２(e) 〜図２(g) と同様
の工程を実施することにより、本ＨＢＴの構造を完成す
る。
【００５２】このように、本実施例５によるＨＢＴで
は、エミッタ構造Ｅ”の断面がほぼＴ字型の形状を有す
る構造をしていることにより、エミッタコンタクト層８
とベース４との接合面積に比較して大きな、エミッタコ
ンタクト層とのコンタクト面積を有するエミッタ電極を
実現することができ、接合容量が小さく、かつ低いエミ
ッタ抵抗を有するＨＢＴを得ることができる効果があ
る。
【００５３】また、上記実施例５のヘテロ接合バイポー
ラトランジスタを製造する本実施例６の製造方法では、
簡易な方法で上記ＨＢＴを容易に製造することができる
効果がある。
【００５４】実施例７，８．図７は、本発明の第７の実
施例によるヘテロ接合バイポーラトランジスタを示し、
この実施例７においても、図１と同一符号は同一のもの
を示し、その組成や膜厚等の物理的パラメータも図１の
ものと同様のものである。
【００５５】上記実施例１，３，５では最上層にエミッ
タ層７もしくはエミッタコンタクト層８を有する構造に
ついて説明したが、本発明の第７の実施例は、図７に示
すように最上層にコレクタ層３を有する構造のＨＢＴに
適用したものである。この図７において、図１と同一符
号は同一のものを示す。２２は図１のｎ−Ｉｎx Ｇａ1-
x Ａｓエミッタコンタクト層８と同様の組成および膜厚
等の物理的パラメータを有するｎ−Ｉｎx Ｇａ1-x Ａｓ
コレクタコンタクト層である。
【００５６】図８は、本発明の第７の実施例によるＨＢ
Ｔを製造する本発明の第８の実施例によるＨＢＴの製造
方法を示し、該図８に示すように、本実施例８は、基本
的に実施１の製造方法と同様のものであり、上記実施例
１のＨＢＴを製造する実施例２の製造方法において、コ
レクタ層をエミッタ層に置換え、エミッタ層をコレクタ
層に置換えることにより、全く同様のプロセスで該ＨＢ
Ｔの製造を実現することができる。即ち、図７，図８に
おいて、Ｃは図１，図２におけるエミッタ構造Ｅに対応
する，ｎ−ＧａＡｓコレクタ層３，ｎ−ＩｎＧａＡｓコ
レクタコンタクト層２２，およびコレクタ電極１２より
なるコレクタ構造であり、また図８において、６６は開
口部であり、その他の符号は、すべて図２における名称
と同じものを示す。
【００５７】まず、図８(a) に示すように、例えばＭＯ
ＣＶＤ（Metal Organic Chemical Vapor Deposition)法
により、半絶縁性のＧａＡｓ基板１上に、エミッタコン
タクト層８、エミッタ層７、ベース層４、そしてマスク
用結晶層５を連続して成長する。ここで、マスク用結晶
層５には、比較的Ａｌ組成の高い（Ａｌ組成：０．５）
ＡｌＧａＡｓを用いている。次に、マスク用結晶層５に
コレクタ層とベースとの接合を形成するための，幅２μ
ｍの開口部６を、写真製版とフッ酸系エッチャントを用
いたエッチングにより形成する。なお、このエッチング
はドライエッチングによって行なうことも可能である。
【００５８】次に、図８(b) に示すように、ウェハ全体
にコレクタ層３，およびコレクタコンタクト層２２を、
再度ＭＯＣＶＤ法により成長する。そして、図８(c) に
示すように、所望の面積のコレクタ電極１２を形成し、
これをマスクにして、上記コレクタ層３，およびコレク
タコンタクト層２２を、酒石酸系，あるいはクエン酸系
エッチャントを用いて、選択的にエッチング除去する。
【００５９】さらに、図８(d) に示すように、上記マス
ク用結晶層５を、フッ酸系エッチャントによりエッチン
グ除去し、断面がＴ字型の形状を有するコレクタ構造Ｃ
を形成する。その際、仮にマスクとして絶縁膜を使用し
ていたとすれば、この絶縁膜の開口部を除く上側に形成
される結晶が多結晶化し、これが原因でコレクタ層３が
高抵抗化するためコレクタ抵抗の低抵抗化を達成できな
いばかりかそのパターニングの際の精度出しも困難にな
るが、本実施例ではマスクとして結晶膜を使用している
ため、コレクタ層３を単結晶で形成でき、このためこう
した問題は生じない。
【００６０】そして、写真製版により、上記Ｔ字型のコ
レクタ構造Ｃ部分，およびベース電極を形成する領域を
開口したレジストパターン１０ａを形成する。そして、
図８(e) に示すように、上記レジスト１０ａ，およびＴ
型のコレクタ構造Ｃをマスクにして、ベース金属を蒸
着，リフトオフすることにより、ベース電極１１を形成
する。
【００６１】さらに、図８(f) に示すように、エミッタ
電極を形成するためのレジストパターン１０ｂを形成し
た後に、該レジストパターン１０ｂをマスクとして、ベ
ース層４，およびエミッタ層７を選択的にエッチング除
去し、その後に、図８(g) に示すように、蒸着，リフト
オフによりエミッタ電極８を形成することにより、本Ｈ
ＢＴの構造を完成する。
【００６２】このように、本実施例７によるＨＢＴで
は、エミッタ構造Ｅの断面がほぼＴ字型の形状を有する
上記実施例１によるＨＢＴの構造を、コレクタ層３を最
上層に有する構造に適用したので、コレクタ層３とベー
ス層４との接合面積に比較して大きな、コレクタコンタ
クト層とのコンタクト面積を有するコレクタ電極を実現
することができ、接合容量が小さく、かつ低いコレクタ
抵抗を有するＨＢＴを得ることができる効果がある。
【００６３】また、上記実施例８のその製造方法では、
上記実施例２によるＨＢＴの製造方法を、コレクタ層３
を最上層に有する構造を製造する方法に適用したので、
簡易な方法で上記ＨＢＴを容易に製造することができる
効果がある。
【００６４】実施例９，１０ 図９は、本発明の第９の実施例によるＨＢＴを示し、こ
の実施例９においても、図１と同一符号は同一のものを
示し、その組成や膜厚等の物理的パラメータも図１のも
のと同様のものである。
【００６５】上記実施例３では最上層にエミッタ層７を
有する構造について説明したが、本発明の第９の実施例
は、図９に示すように最上層にコレクタ層２２を有する
構造のＨＢＴに適用したものである。この図９におい
て、３１は１層目のｎ−ＧａＡｓコレクタ層、３２は２
層目のｎ−ＧａＡｓコレクタ層であり、これらはそれぞ
れｎ−ＧａＡｓコレクタ層３と同様の組成および膜厚等
の物理的パラメータを有するものである。また、２２は
図１のｎ−Ｉｎx Ｇａ1-x Ａｓエミッタコンタクト層８
と同様の組成および膜厚等の物理的パラメータを有する
ｎ−Ｉｎx Ｇａ1-x Ａｓコレクタコンタクト層である。
また、Ｃ’は、上記実施例７，８におけるコレクタ構造
Ｃに相当する，第２のｎ−ＧａＡｓコレクタ層３２，ｎ
−ＩｎＧａＡｓコレクタコンタクト層２２，およびコレ
クタ電極１２よりなるコレクタ構造である。
【００６６】また、図１０に示す，本発明の第１０の実
施例によるＨＢＴの製造方法は、かかる実施例９のＨＢ
Ｔを製造する方法であり、この図１０において、６６は
開口部であり、その他の符号は、すべて図２における名
称と同じものを示す。
【００６７】これは上記実施例３のＨＢＴを製造する上
記実施例４の方法において、コレクタ層をエミッタ層に
置換え、エミッタ層をコレクタ層に置換えるのみで、全
く同様の方法でこれを実現することができる。
【００６８】まず、図１０(a) に示すように、例えばＭ
ＯＣＶＤ（Metal Organic ChemicalVapor Deposition)
法により、半絶縁性のＧａＡｓ基板１上に、エミッタコ
ンタクト層８、エミッタ層７、ベース層４、コレクタ層
３１、そしてマスク用結晶層５を連続して成長する。こ
こで、マスク用結晶層５には、比較的Ａｌ組成の高い
（Ａｌ組成：０．５）ＡｌＧａＡｓを用いている。次
に、マスク用結晶層５にコレクタ層とベースとの接合を
形成するための，幅２μｍの開口部６６を、写真製版と
フッ酸系エッチャントを用いたエッチングにより形成す
る。なお、このエッチングはドライエッチングによって
行なうことも可能である。
【００６９】次に、図１０(b) に示すように、ウェハ全
体にコレクタ層３２，およびコレクタコンタクト層２２
を、再度ＭＯＣＶＤ法により成長する。そして、図１０
(c) に示すように、所望の面積のコレクタ電極１２を形
成し、これをマスクにして、上記コレクタ層３２，コレ
クタコンタクト層２２およびコレクタ層３１を、酒石酸
系，あるいはクエン酸系エッチャントを用いて、選択的
にエッチング除去する。
【００７０】さらに、図１０(d) に示すように、上記マ
スク用結晶層５を、フッ酸系エッチャントによりエッチ
ング除去し、断面がほぼＴ字型のコレクタ構造Ｃ’を形
成する。その際、仮にマスクとして絶縁膜を使用してい
たとすれば、この絶縁膜の開口部を除く上側に形成され
るコレクタ層の結晶が多結晶化し、これが原因でコレク
タ層３２が高抵抗化するため、コレクタ抵抗の低抵抗化
を達成できないばかりかそのパターニングの際の精度出
しも困難になるが、本実施例ではマスクとして結晶層を
使用しているため、コレクタ層３２を単結晶で形成で
き、このためこうした問題は生じない。
【００７１】そして、図１０(e) に示すように、写真製
版により、上記Ｔ字型のコレクタ構造Ｃ部分，およびベ
ース電極を形成する領域を開口したレジストパターン１
０ａを形成する。
【００７２】そして、図１０(f) に示すように、上記レ
ジスト１０ａ，およびＴ型のコレクタ構造Ｃ’をマスク
にして、ベース金属を蒸着，リフトオフすることによ
り、ベース電極１１を形成する。
【００７３】さらに、図１０(g) に示すように、エミッ
タ電極を形成するためのレジストパターン１０ｂを形成
した後に、該レジストパターン１０ｂをマスクとして、
ベース層４，およびエミッタ層７を選択的にエッチング
除去し、その後に、図１０(h) に示すように、蒸着，リ
フトオフによりエミッタ電極９を形成することにより、
本ＨＢＴの構造を完成する。
【００７４】このように、本実施例９によるＨＢＴで
は、エミッタ構造Ｅ’の断面がほぼＴ字型の形状を有す
る上記実施例３によるＨＢＴの構造を、コレクタ層３２
を最上層に有する構造に適用したので、コレクタ層３２
とベース層４との接合面積に比較して大きな、コレクタ
コンタクト層とのコンタクト面積を有するコレクタ電極
を実現することができ、接合容量が小さく、かつ低いコ
レクタ抵抗を有するＨＢＴを得ることができる効果があ
る。
【００７５】また、上記実施例１０のその製造方法で
は、上記実施例４によるＨＢＴの製造方法を、コレクタ
層３２を最上層に有する構造を製造する方法に適用した
ので、簡易な方法で上記ＨＢＴを容易に製造することが
できる効果がある。
【００７６】実施例１１，１２ 図１１は、本発明の第１１の実施例によるＨＢＴを示
し、この実施例１１においても、図１と同一符号は同一
のものを示し、その組成や膜厚等の物理的パラメータも
図１のものと同様のものである。
【００７７】図１１は、上記実施例５で示した構造を、
コレクタ層を最上層に形成するＨＢＴに適用した本発明
の第１１の実施例によるＨＢＴを示し、図１１におい
て、Ｃ”は、ｎ−ＧａＡｓコレクタ層３，ｎ−ＩｎＧａ
Ａｓコレクタコンタクト層２２，およびコレクタ電極１
２よりなるコレクタ構造である。
【００７８】図１２に示す，本発明の第１２の実施例に
よるＨＢＴの製造方法は、かかる実施例１１のＨＢＴを
製造する方法であり、これは上記実施例５のＨＢＴを製
造する上記実施例６の方法において、コレクタ層をエミ
ッタ層に置換え、エミッタ層をコレクタ層に置換えるの
みで、全く同様の方法でこれを実現することができる。
この図１２において、６６は開口部であり、その他の符
号は、すべて図２における名称と同じものを示す。
【００７９】まず、図１２(a) に示すように、例えばＭ
ＯＣＶＤ（Metal Organic ChemicalVapor Deposition)
法により、半絶縁性のＧａＡｓ基板１上に、エミッタコ
ンタクト層８、エミッタ層７、ベース層４、コレクタ層
３、そしてマスク用結晶層５を連続して成長する。ここ
で、マスク用結晶層５には、比較的Ａｌ組成の高い（Ａ
ｌ組成：０．５）ＡｌＧａＡｓを用いている。次に、マ
スク用結晶層５にコレクタ層とベースとの接合を形成す
るための，幅２μｍの開口部６６を、写真製版とフッ酸
系エッチャントを用いたエッチングにより形成する。な
お、このエッチングはドライエッチングによって行なう
ことも可能である。
【００８０】次に、図１２(b) に示すように、ウェハ全
体にコレクタコンタクト層２２を、再度ＭＯＣＶＤ法に
より成長する。そして、図１２(c) に示すように、所望
の面積のコレクタ電極１２を形成し、これをマスクにし
て、上記コレクタコンタクト層２２、マスク結晶層５
を、酒石酸系，あるいはクエン酸系エッチャントを用い
て、選択的にエッチング除去する。その際、仮にマスク
として絶縁膜を使用していたとすれば、この絶縁膜の開
口部を除く上側に形成されるコレクタコンタクト層の結
晶が多結晶化し、これが原因でコレクタコンタクト層２
２が高抵抗化するため、コレクタ抵抗の低抵抗化を達成
できないばかりかそのパターニングの際の精度出しも困
難になるが、本実施例ではマスクとして結晶層を使用し
ているため、コレクタコンタクト層２２を単結晶で形成
でき、このためこうした問題は生じない。
【００８１】そして、図１２(d) に示すように、写真製
版により、上記Ｔ型のコレクタ構造Ｃ”部分，およびベ
ース電極を形成する領域を開口したレジストパターン１
０ａを形成する。
【００８２】そして、図１２(e) に示すように、上記レ
ジスト１０ａ，およびＴ型のコレクタ構造Ｃ”をマスク
にして、ベース金属を蒸着，リフトオフすることによ
り、ベース電極１１を形成する。
【００８３】さらに、図１２(f) に示すように、エミッ
タ電極を形成するためのレジストパターン１０ｂを形成
した後に、該レジストパターン１０ｂをマスクとして、
ベース層４，およびエミッタ層７を選択的にエッチング
除去し、その後に、図１２(g) に示すように、蒸着，リ
フトオフによりエミッタ電極９を形成することにより、
本ＨＢＴの構造を完成する。
【００８４】このように、本実施例１１によるＨＢＴで
は、コレクタ構造Ｃ”の断面がほぼＴ字型の形状を有す
る構造をしていることにより、コレクタコンタクト層２
２とベース４との接合面積に比較して大きな、コレクタ
コンタクト層とのコンタクト面積を有するコレクタ電極
を実現することができ、接合容量が小さく、かつ低いコ
レクタ抵抗を有するＨＢＴを得ることができる効果があ
る。
【００８５】また、上記実施例１１のヘテロ接合バイポ
ーラトランジスタを製造する本実施例１２の製造方法で
は、簡易な方法で上記ＨＢＴを容易に製造することがで
きる効果がある。
【００８６】なお、上記実施例１〜１２では基板にＧａ
Ａｓを用いた構造について示したが、本発明は、基板に
ＩｎＰを用い、コレクタ層にｎ−ＩｎＧａＡｓを、ベー
ス層にｐ−ＩｎＧａＡｓを、エミッタ層にｎ−ＩｎＰも
しくはｎ−ＩｎＡｌＡｓを用いたヘテロ接合バイポーラ
トランジスタについても同様に適用でき、これを製造す
る方法も同様で、同様の構造を実現することができ、こ
れらにより、同様の効果を得ることができる。
【００８７】また、上記実施例１，２，３，４，５では
コレクタ層およびエミッタ層がｎ型で、ベース層がｐ型
であるヘテロ接合バイポーラトランジスタについて示し
たが、コレクタ層およびエミッタ層がｐ型で、ベース層
がｎ型であるヘテロ接合バイポーラトランジスタについ
ても同様に適用でき、これを製造する方法も同様で、同
様の構造を実現することができ、これらにより、同様の
効果を得ることができる。
【００８８】また、本発明は、ＩｎＧａＡｓＳｂやＩｎ
ＧａＡｓＰ等の化合物半導体で構成されるヘテロ接合バ
イポーラトランジスタや、ＳｉＧｅ，ＳｉＣで構成され
るヘテロ接合バイポーラトランジスタについても同様に
適用でき、これを製造する方法も同様で、同様の構造を
実現することができ、これらにより、同様の効果を得る
ことができる。
【００８９】さらに、上記実施例１，３，５，７，９，
１１ではヘテロ接合バイポーラトランジスタについて適
用した場合を示したが、一般のバイポーラトランジスタ
についても同様に適用でき、同様の効果を得ることがで
きる。
【００９０】
【発明の効果】以上のように、この発明に係るバイポー
ラトランジスタによれば、半導体基板上に形成されたコ
レクタ層と、該コレクタ層上に形成されたベース層と、
該ベース層上に形成され、少なくともその一部に断面ほ
ぼＴ型形状の部分を有するエミッタとを有するものとし
たので、エミッタの電極面積が大きく、かつエミッタ電
極とベース電極との接合面積が小さなバイポーラトラン
ジスタを実現でき、その高性能化を図ることができる効
果がある。
【００９１】また、この発明に係るバイポーラトランジ
スタによれば、半導体基板上に形成されたコレクタ層
と、該コレクタ層上に形成されたベース層と、該ベース
層上に形成され、断面ほぼＴ型形状のエミッタ層とを有
するものとしたので、エミッタの電極面積が大きく、か
つエミッタ電極とベース電極との接合面積が小さなバイ
ポーラトランジスタを実現でき、その高性能化を図るこ
とができる効果がある。
【００９２】また、この発明に係るバイポーラトランジ
スタによれば、半導体基板上に形成されたコレクタ層
と、該コレクタ層上に形成されたベース層と、該ベース
層上に形成された１層目のエミッタ層と、該１層目のエ
ミッタ層上に形成され、断面ほぼＴ型形状の２層目のエ
ミッタ層とを有するようにしたので、エミッタの電極面
積が大きく、かつエミッタ電極とベース電極との接合面
積が小さなバイポーラトランジスタを実現でき、その高
性能化を図ることができる効果がある。
【００９３】また、この発明に係るバイポーラトランジ
スタによれば、半導体基板上に形成されたコレクタ層
と、該コレクタ層上に形成されたベース層と、該ベース
層上に形成されたエミッタ層と、該エミッタ層上に形成
され、断面ほぼＴ型形状のエミッタコンタクト層とを有
するようにしたので、エミッタの電極面積が大きく、か
つエミッタ電極とベース電極との接合面積が小さなバイ
ポーラトランジスタを実現でき、その高性能化を図るこ
とができる効果がある。
【００９４】また、この発明に係るバイポーラトランジ
スタによれば、上記のいずれかのバイポーラトランジス
タをヘテロ接合バイポーラトランジスタとするようにし
たので、ヘテロ接合バイポーラトランジスタにおいて
も、エミッタの電極面積が大きく、かつエミッタ電極と
ベース電極との接合面積が小さなバイポーラトランジス
タを実現でき、その高性能化を図ることができる効果が
ある。
【００９５】また、この発明に係るバイポーラトランジ
スタによれば、上記のいずれかのバイポーラトランジス
タにおいて、上記コレクタをエミッタに代え、上記コレ
クタをエミッタに代えるようにしたので、コレクタの電
極面積が大きく、かつコレクタ電極とベース電極との接
合面積が小さなバイポーラトランジスタを実現でき、そ
の高性能化を図ることができる効果がある。
【００９６】また、この発明に係るバイポーラトランジ
スタの製造方法によれば、上記第２のバイポーラトラン
ジスタを製造するにあたって、半導体基板上にコレクタ
層，ベース層，およびマスク用結晶層を順次形成する工
程と、上記ベース層上に形成されたマスク用結晶層の一
部に開口を設ける工程と、その上にエミッタ層を成長す
る工程と、上記エミッタ層上に、エミッタ電極を形成す
る工程と、上記エミッタ電極をマスクに、上記エミッタ
層を選択的に除去する工程と、上記マスク用結晶層を選
択的に除去する工程と、その上にベース電極形成用のレ
ジストを形成する工程と、上記ベース電極形成用レジス
ト，および上記エミッタ電極をマスクにして、ベース電
極を形成する工程と、上記ベース電極形成用レジストを
除去し、上記ベース電極、および上記エミッタ電極を覆
ってコレクタ電極形成用レジストを形成する工程と、上
記コレクタ電極形成用レジストをマスクとして、上記ベ
ース層，および上記コレクタ層の所要部分を除去する工
程と、上記露出したコレクタ層上にコレクタ電極を形成
する工程とを含むようにしたので、エミッタの電極面積
が大きく、かつエミッタ電極とベース電極との接合面積
が小さな高性能なバイポーラトランジスタを、より簡易
な方法で実現できる効果がある。
【００９７】また、この発明に係るバイポーラトランジ
スタの製造方法によれば、上記第３のバイポーラトラン
ジスタを製造するにあたって、半導体基板上にコレクタ
層，ベース層，１層目のエミッタ層およびマスク用結晶
層を順次形成する工程と、上記１層目のエミッタ層上に
形成されたマスク用結晶層の一部に開口を設ける工程
と、その後に２層目のエミッタ層を成長する工程と、上
記２層目のエミッタ層上にエミッタ電極を形成する工程
と、上記エミッタ電極をマスクに、上記２層目および上
記１層目のエミッタ層を選択的に除去する工程と、上記
マスク用結晶層を選択的に除去する工程と、その上にベ
ース電極形成用のレジストを形成する工程と、上記ベー
ス電極形成用レジスト，および上記エミッタ電極をマス
クにして、ベース電極を形成する工程と、上記ベース電
極形成用レジストを除去し、上記ベース電極、および上
記エミッタ電極を覆ってコレクタ電極形成用レジストを
形成する工程と、上記コレクタ電極形成用をマスクとし
て、上記ベース層，およびコレクタ層の所要部分を除去
する工程と、上記露出したコレクタ層上にコレクタ電極
を形成する工程とを含むようにしたので、エミッタの電
極面積が大きく、かつエミッタ電極とベース電極との接
合面積が小さな高性能なバイポーラトランジスタを、よ
り簡易な方法で実現できる効果がある。
【００９８】また、この発明に係るバイポーラトランジ
スタの製造方法によれば、上記第４のバイポーラトラン
ジスタを製造するにあたって、半導体基板上にコレクタ
層，ベース層，エミッタ層，およびマスク用結晶層を順
次形成する工程と、上記エミッタ層上に形成されたマス
ク用結晶層の一部に開口を設ける工程と、その上にエミ
ッタコンタクト層を成長する工程と、上記エミッタコン
タクト層上に、エミッタ電極を形成する工程と、上記エ
ミッタ電極をマスクに上記エミッタコンタクト層を選択
的に除去する工程と、上記マスク用結晶層を選択的に除
去する工程と、さらに、その上に、ベース電極形成用の
レジストを形成する工程と、上記ベース電極形成用レジ
スト，および上記エミッタ電極をマスクにして、ベース
電極を形成する工程と、上記ベース電極形成用レジスト
を除去し、上記ベース電極，および上記エミッタ電極を
覆ってコレクタ電極形成用レジストを形成する工程と、
上記コレクタ電極形成用レジストをマスクとして、上記
ベース層，およびコレクタ層の所要部分を除去する工程
と、上記露出したコレクタ層上にコレクタ電極を形成す
る工程とを含むようにしたので、エミッタの電極面積が
大きく、かつエミッタ電極とベース電極との接合面積が
小さな高性能なバイポーラトランジスタを、より簡易な
方法で実現できる効果がある。
【００９９】また、この発明に係るバイポーラトランジ
スタの製造方法によれば、上記のいずれかのバイポーラ
トランジスタの製造方法において、バイポーラトランジ
スタをヘテロ接合バイポーラトランジスタとするように
したので、エミッタの電極面積が大きく、かつエミッタ
電極とベース電極との接合面積が小さな高性能なヘテロ
接合バイポーラトランジスタを、簡易な方法で実現でき
る効果がある。
【０１００】また、この発明に係るバイポーラトランジ
スタの製造方法によれば、上記のいずれかのバイポーラ
トランジスタの製造方法において、上記コレクタをエミ
ッタに代え、上記コレクタをエミッタに代えるようにし
たので、コレクタの電極面積が大きく、かつコレクタ電
極とベース電極との接合面積が小さな高性能なバイポー
ラトランジスタを、簡易な方法で実現できる効果があ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるＨＢＴの断面構造
図。
【図２】本発明の第２の実施例による，上記実施例１の
ＨＢＴの製造方法を示す図。
【図３】本発明の第３の実施例によるＨＢＴの断面構造
図。
【図４】本発明の第４の実施例による，上記実施例３の
ＨＢＴの製造方法を示す図。
【図５】本発明の第５の実施例によるＨＢＴの製造方法
を示す図。
【図６】本発明の第６の実施例による，上記実施例５の
ＨＢＴの製造方法を示す図。
【図７】本発明の第７の実施例によるＨＢＴの断面構造
図。
【図８】本発明の第８の実施例による，上記実施例７の
ＨＢＴの製造方法を示す図。
【図９】本発明の第９の実施例によるＨＢＴの断面構造
図。
【図１０】本発明の第１０の実施例による，上記実施例
９のＨＢＴの製造方法を示す図。
【図１１】本発明の第１１の実施例によるＨＢＴの断面
構造図。
【図１２】本発明の第１２の実施例による，上記実施例
１０のＨＢＴの製造方法を示す図。
【図１３】従来のＨＢＴの断面構造図。
【符号の説明】
１ ＧａＡｓ基板 ２ コレクタコンタクト層 ３ コレクタ層 ４ ベース層 ５ マスク用結晶層 ６ マスク結晶に形成された開口 ７ エミッタ層 ８ エミッタコンタクト層 ９ エミッタ電極 １０ レジスト １１ ベース電極 １２ コレクタ電極 ７１ 第１のエミッタ層 ７２ 第２のエミッタ層 Ｅ エミッタ構造 Ｅ’ エミッタ構造 Ｅ” エミッタ構造 Ｃ コレクタ構造 Ｃ’ コレクタ構造 Ｃ” コレクタ構造

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成されたコレクタ層
    と、 該コレクタ層上に形成されたベース層と、 該ベース層上に形成され、少なくともその一部に断面が
    ほぼＴ型形状の部分を有するエミッタとを備えたことを
    特徴とするバイポーラトランジスタ。
  2. 【請求項２】 半導体基板上に形成されたコレクタ層
    と、 該コレクタ層上に形成されたベース層と、 該ベース層上に形成され、断面がほぼＴ型形状のエミッ
    タ層とを備えたことを特徴とするバイポーラトランジス
    タ。
  3. 【請求項３】 半導体基板上に形成されたコレクタ層
    と、 該コレクタ層上に形成されたベース層と、 該ベース層上に形成された１層目のエミッタ層と、 該１層目のエミッタ層上に形成され、断面がほぼＴ型形
    状の２層目のエミッタ層とを備えたことを特徴とするバ
    イポーラトランジスタ。
  4. 【請求項４】 半導体基板上に形成されたコレクタ層
    と、 該コレクタ層上に形成されたベース層と、 該ベース層上に形成されたエミッタ層と、 該エミッタ層上に形成され、断面がほぼＴ型形状のエミ
    ッタコンタクト層とを備えたことを特徴とするバイポー
    ラトランジスタ。
  5. 【請求項５】 請求項１ないし４のいずれかに記載のバ
    イポーラトランジスタにおいて、 上記バイポーラトランジスタはヘテロ接合バイポーラト
    ランジスタであることを特徴とするバイポーラトランジ
    スタ。
  6. 【請求項６】 請求項１ないし５のいずれかに記載のバ
    イポーラトランジスタにおいて、 上記コレクタをエミッタに代え、上記エミッタをコレク
    タに代えたことを特徴とするバイポーラトランジスタ。
  7. 【請求項７】 半導体基板上にコレクタ層，ベース層，
    およびマスク用結晶層を順次形成する工程と、 上記ベース層上に形成されたマスク用結晶層の一部に開
    口を設ける工程と、 その上にエミッタ層を成長する工程と、 上記エミッタ層上に、エミッタ電極を形成する工程と、 上記エミッタ電極をマスクに、上記エミッタ層を選択的
    に除去する工程と、 上記マスク用結晶層を選択的に除去する工程と、 ベース電極形成用のレジストを形成する工程と、 上記ベース電極形成用レジスト，および上記エミッタ電
    極をマスクにして、ベース電極を形成する工程と、 上記ベース電極形成用レジストを除去し、上記ベース電
    極、および上記エミッタ電極を覆ってコレクタ電極形成
    用レジストを形成する工程と、 上記コレクタ電極形成用レジストをマスクとして、上記
    ベース層，および上記コレクタ層の所要部分を除去する
    工程と、 上記露出したコレクタ層上にコレクタ電極を形成する工
    程とを含むことを特徴とするバイポーラトランジスタの
    製造方法。
  8. 【請求項８】 半導体基板上にコレクタ層，ベース層，
    １層目のエミッタ層およびマスク用結晶層を順次形成す
    る工程と、 上記１層目のエミッタ層上に形成されたマスク用結晶層
    の一部に開口を設ける工程と、 その上に２層目のエミッタ層を成長する工程と、 上記２層目のエミッタ層上にエミッタ電極を形成する工
    程と、 上記エミッタ電極をマスクに、上記２層目および上記１
    層目のエミッタ層を選択的に除去する工程と、 上記マスク用結晶層を選択的に除去する工程と、 その上にベース電極形成用のレジストを形成する工程
    と、 上記ベース電極形成用レジスト，および上記エミッタ電
    極をマスクにして、ベース電極を形成する工程と、 上記ベース電極形成用レジストを除去し、上記ベース電
    極、および上記エミッタ電極を覆ってコレクタ電極形成
    用レジストを形成する工程と、 上記コレクタ電極形成用をマスクとして、上記ベース
    層，およびコレクタ層の所要部分を除去する工程と、 上記露出したコレクタ層上にコレクタ電極を形成する工
    程とを含むことを特徴とするバイポーラトランジスタの
    製造方法。
  9. 【請求項９】 半導体基板上にコレクタ層，ベース層，
    エミッタ層，およびマスク用結晶層を順次形成する工程
    と、 上記エミッタ層上に形成されたマスク用結晶層の一部に
    開口を設ける工程と、 その上にエミッタコンタクト層を成長する工程と、 上記エミッタコンタクト層上に、エミッタ電極を形成す
    る工程と、 上記エミッタ電極をマスクに上記エミッタコンタクト層
    を選択的に除去する工程と、 上記マスク用結晶層を選択的に除去する工程と、 その上に、ベース電極形成用のレジストを形成する工程
    と、 上記ベース電極形成用レジスト，および上記エミッタ電
    極をマスクにして、ベース電極を形成する工程と、 上記ベース電極形成用レジストを除去し、上記ベース電
    極，および上記エミッタ電極を覆ってコレクタ電極形成
    用レジストを形成する工程と、 上記コレクタ電極形成用レジストをマスクとして、上記
    ベース層，およびコレクタ層の所要部分を除去する工程
    と、 上記露出したコレクタ層上にコレクタ電極を形成する工
    程とを含むことを特徴とするバイポーラトランジスタの
    製造方法。
  10. 【請求項１０】 請求項７ないし９のいずれかに記載の
    バイポーラトランジスタの製造方法において、 上記バイポーラトランジスタはヘテロ接合バイポーラト
    ランジスタであることを特徴とするバイポーラトランジ
    スタの製造方法。
  11. 【請求項１１】 請求項７ないし１０のいずれかに記載
    のバイポーラトランジスタの製造方法において、 上記コレクタをエミッタに代え、上記エミッタをコレク
    タに代えたことを特徴とするバイポーラトランジスタの
    製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010034355A (ja) * 2008-07-30 2010-02-12 Nippon Telegr & Teleph Corp <Ntt> ヘテロ接合バイポーラトランジスタ

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5939738A (en) * 1995-10-25 1999-08-17 Texas Instruments Incorporated Low base-resistance bipolar transistor
US6750484B2 (en) * 1996-12-09 2004-06-15 Nokia Corporation Silicon germanium hetero bipolar transistor
US5946582A (en) * 1997-01-07 1999-08-31 Telcordia Technologies, Inc. Method of making an InP-based heterojunction bipolar transistor with reduced base-collector capacitance
US6285044B1 (en) 1997-01-08 2001-09-04 Telcordia Technologies, Inc. InP-based heterojunction bipolar transistor with reduced base-collector capacitance
US6114745A (en) * 1999-07-30 2000-09-05 Stmicroelectronics, Inc. Bipolar transistor having high emitter efficiency
JP3509682B2 (ja) * 2000-01-31 2004-03-22 シャープ株式会社 ヘテロ接合バイポーラトランジスタおよびその製造方法、並びに、通信装置
US6924203B2 (en) * 2003-05-27 2005-08-02 Northrop Grumman Corporation Double HBT base metal micro-bridge
US7229874B2 (en) * 2003-08-08 2007-06-12 Hrl Laboratories, Llc Method and apparatus for allowing formation of self-aligned base contacts
US7622357B2 (en) * 2006-05-25 2009-11-24 International Business Machines Corporation Semiconductor device structures with backside contacts for improved heat dissipation and reduced parasitic resistance

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0759064B2 (ja) * 1986-08-19 1995-06-21 ソニー株式会社 チルトスタンド
JPS63107066A (ja) * 1986-10-23 1988-05-12 Sony Corp ヘテロ接合型バイポ−ラトランジスタ
US5159423A (en) * 1988-11-02 1992-10-27 Hughes Aircraft Company Self-aligned, planar heterojunction bipolar transistor
JPH02238631A (ja) * 1989-03-10 1990-09-20 Seiko Epson Corp 半導体装置
JP2860138B2 (ja) * 1989-03-29 1999-02-24 キヤノン株式会社 半導体装置およびこれを用いた光電変換装置
JPH0462931A (ja) * 1990-06-30 1992-02-27 Nec Corp 半導体装置
JP3061406B2 (ja) * 1990-09-28 2000-07-10 株式会社東芝 半導体装置
US5117271A (en) * 1990-12-07 1992-05-26 International Business Machines Corporation Low capacitance bipolar junction transistor and fabrication process therfor
JPH04368177A (ja) * 1991-06-17 1992-12-21 Nec Corp ヘテロ接合バイポーラトランジスタの製造方法
US5272095A (en) * 1992-03-18 1993-12-21 Research Triangle Institute Method of manufacturing heterojunction transistors with self-aligned metal contacts
EP0562272A3 (en) * 1992-03-23 1994-05-25 Texas Instruments Inc Microwave heterojunction bipolar transistors with emitters designed for high power applications and method for fabricating same
JP3024401B2 (ja) * 1992-11-26 2000-03-21 日本電気株式会社 半導体装置
US5360986A (en) * 1993-10-05 1994-11-01 Motorola, Inc. Carbon doped silicon semiconductor device having a narrowed bandgap characteristic and method
JP2551364B2 (ja) * 1993-11-26 1996-11-06 日本電気株式会社 半導体装置
US5620907A (en) * 1995-04-10 1997-04-15 Lucent Technologies Inc. Method for making a heterojunction bipolar transistor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010034355A (ja) * 2008-07-30 2010-02-12 Nippon Telegr & Teleph Corp <Ntt> ヘテロ接合バイポーラトランジスタ

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