JPH0616358B2 - 高速書込みメモリ - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、書込みモード及び読出しモードを有するメモ
リに関するものであり、特に、高速書込みメモリに関す
る。

［従来の技術］ スタティックランダムアクセスメモリ(SRAMs) におい
て、読出しが非常に早くなるにつれ高速度書込みへの要
求が増大している。アドレス転換からトリガされるプリ
チャージング及び等化技術が普通になるとともに、アク
セス時間はさらに向上させられた。読出しアクセス時間
が早くなるとともに、早い書込みへの要求がさらに重要
となった。書込みドライバは典型的に、与えられたデバ
イス寸法にたいし高利得となるＮチャネルデバイスの高
移動度を利用するプッシュプルＮチャネルトランジスタ
である。書込み速度の増加のためには、デバイス寸法は
簡単に増大できる。デバイス寸法の増大はチップ面積の
増加だけでなく、電力消費もまた増大する。CMOS技術で
は電力消費は非常に低いので、速度増加のためのデバイ
ス寸法の簡単な増大は、望ましい以上の電力消費とな
る。

［発明が解決しようとする課題］ 本発明の目的は、メモリへの改良された書込み技術を有
する高速書込みメモリを提供することである。

本発明の他の目的は、書込み速度が改良された高速書込
みメモリを提供することである。

本発明のさらに他の目的は、メモリの改良された書込み
ドライバを有する高速書込みメモリを提供することであ
る。

これら及び他の目的は、多数のメモリセル、列デコー
ダ、書込みドライバ回路、及びカップリング（結合）回
路を有するメモリにおいて達成される。メモリは、選択
ビットライン対を介しデータが選択メモリセルに書込ま
れる書込みモード、及び選択ビットライン対よりデータ
が読出される読出しモードを有する。多くのメモリは、
ワードライン及びビットライン対にその交点において接
続される。各メモリは、それが接続されるワードライン
がイネーブルにされる時に、それが接続されるビットラ
イン対よりデータを受信し、または、そこにデータを供
給する。列デコーダは、列アドレスにより決定されるデ
ータライン対に選択ビットライン対を接続する。

書込みドライバ回路は、第１電源端子及び第２電源端子
の間に接続される。書込みドライバ回路は、メモリの書
込みモードへのスイッチングに応答し、第１電源端子に
存在する電圧で第１書込み信号を供給し、また、データ
入力信号が第１論理状態であるのに応答し、第２電源端
子に存在する電圧で第２書込み信号を供給する。カップ
リング（結合）回路は、書込みドライバ手段及びデータ
ラインの間に接続される。カップリング回路は、第１電
源端子に存在する第１電圧において、第１書込み信号を
データライン対の第１データラインに結合させ、また、
第２電源端子に存在する電圧において、第２書込み信号
をデータライン対の第２データラインに結合させる。

従って、本発明の構成は以下に示す通りである。即ち、
本発明は選択されたビットライン対を介して選択された
メモリセルにデータが書込まれる書込みモードを有する
メモリにして、 ワードライン及びビットライン対にそれらの交点にて結
合され、結合されているワードラインがイネーブルの
時、その各々が、結合されているビットライン対からデ
ータを受信し、又は前記ビットライン対にデータを与え
る複数のメモリセルと、 列アドレスにより決定されるように、データライン対を
選択されたビットライン対に結合させる列デコーダと、 第１の大きさの第１の電源電圧を受ける第１の電源端子
と、 第２の大きさの第２の電源電圧を受ける第２の電源端子
と、 第１の電源端子と第２の電源端子の間に結合され、書込
みモードへのメモリ切換えに応答して、前記第１の大き
さの電源電圧で第１の書込み信号を与え、第１の論理状
態にあるデータ入力信号に応答して、前記第２の大きさ
の電源電圧で第２の書込み信号を与える書込みドライバ
ー装置と、 第１の書込み信号を受信するカップリング入力と、第１
及び第２の相補書込み制御信号を受信する第１及び第２
の制御入力と、データライン対の第１のデータラインに
結合されるカップリング出力とを有する第１の伝送ゲー
トと、 前記第２の書込み信号を受信するカップリング入力と、
第１及第２の相補書込み制御信号を受信する第１及び第
２の制御入力と、データライン対の第２のデータライン
に結合されるカップリング出力とを有する第２の伝送ゲ
ートと、 を具える高速書込みメモリとして構成を有する。

或いはまた、前記列デコーダは、複数の伝送ゲートを具
え、前記データライン対及びそれぞれのビットラインに
結合されて、行アドレスによって選択されたビットライ
ン対を前記データライン対に結合させるように選択的に
イネーブルにされていることを特徴とする高速書込みメ
モリとしての構成を有する。

［発明の概要］ ランダムアクセスメモリでは、書込みドライバは、伝送
ゲートを介し選択ビットライン対に接続されるフルレイ
ル(full rail) 書込み信号を発生する。ビットライン
は、そこでフルレイルに駆動される。これは、論理高に
駆動されるビットラインの昇圧時間を早くする結果とな
る。高速昇圧時間により選択セルはより迅速に書込ま
れ、メモリの書込み時間を短くする結果となる。

［実施例］ 第１図に図示されるのはスタティックランダムアクセス
メモリ（SRAM）10であり、一般には、アレイ11、行デコ
ーダ12、行アドレスバッファ13、列デコーダ14、ビット
ライン等化回路15、データライン16、データＩ／Ｏ回路
17、書込みイネーブルバッファ18、書込みイネーブルア
ドレス変化検出器19、アドレス変化総和回路21、アドレ
ス変化総和回路22、列アドレス変化検出器23、列アドレ
スバッファ24、及びチップ選択バッファ26よりなる。ア
レイ11は、ワードライド及びビットライン対の交点に置
かれるSRAMセルからなる。ワードライン27と28、及び、
ビットライン対29と30は、第１図に図示される。チップ
選択バッファ26は、チップ選択信号＊CSを受け、それに
対応して内部チップ選択信号＊CSI を供給する。信号の
前の星印（＊）は、信号が論理低で能動であることを表
示する。信号＊CSの場合には、信号＊CSが論理低のとき
にメモリ10は選択され、信号＊CSが論理高のとき非選択
である。データＩ／Ｏ回路17は、データ信号Ｄを受信
し、あるいは供給する。×１メモリの信号Ｄは単一信号
である。×４または×８メモリの信号Ｄはそれ以上であ
り得る。例えば、単一例アドレスに対し、４または８ビ
ットライン対が選択されうるので、データ信号Ｄは、そ
れぞれ４または８信号でありうる。バッファ18は書込み
イネーブル信号＊WEを受信し、ビットライン等化回路15
に内部書込みイネーブル＊WEI を供給し、書込みイネー
ブル信号＊WEに応答しデータＩ／Ｏ回路17にいくらかの
他の書込みイネーブル誘導信号を与える。信号＊WEが論
理高の時はメモリ10は読出しモードである。信号＊WEが
論理低の時はメモリ10は書込みモードである。メモリ10
が読出しモードであれば、データＩ／Ｏ回路はデータ信
号Ｄを出力として供給し、スタティックランダムアクセ
スメモリ10が書込みモードであれば信号Ｄを入力として
受信する。列デコーダ14はアレイ11のビットライン対に
接続される。データライン16は、４データライン対及び
データライン対を等化するための回路からなる。データ
ライン16のデータライン対は列デコーダ14に接続され
る。行デコーダ12はアレイ11のワードラインに接続され
る。

アドレス変化検出器19はバッファ18に接続され、書込み
イネーブル信号＊WEの論理低より論理高へのアドレス変
化に対応し、論理低パルスとして信号＊WET を供給す
る。アドレス変化検出器23は列アドレスバッファ24に接
続され、列アドレス変化を検出する。列アドレスは多く
の列アドレス信号よりなる。列アドレス信号Ｃ０、Ｃ
１、及びCNは第１図に図示される。アドレス変化検出器
23は、列アドレスを含む各列アドレス信号にたいしアド
レス変化総和（加算）回路22へ対応出力を供給する。列
アドレス信号パルスは、論理状態を変えた列アドレス信
号に対応するアドレス変化検出器23の出力に供給され
る。従って、アドレス変化総和回路22は、論理状態を変
える各列アドレス信号にたいするパルスを受信する。ア
ドレス変化総和回路22は、また、パルス＊WET を受信す
る。アドレス変化総和回路22は、列アドレス信号パルス
またはパルス＊WET の受信に対応して、論理低パルスと
して列総和信号＊CST 及び論理高パルスとしてデータラ
イン等化信号＊DLEQを供給し、また、列アドレス信号パ
ルス、論理低の行アドレス変化総和信号＊RSP 、また
は、パルス＊WET の受信に対応して、論理高パルスのデ
ータライン等化信号＊DLEQを供給する。信号＊RSP は、
行アドレス変化に対応しビットライン等化回路15によ
り、論理低パルスとして供給される。アドレス変化総和
回路21は、パルス＊CSP 及び＊WET を受信する入力及
び、パルス＊CSP または＊WET 、または、両方の発生に
対応して論理低パルスとして列ディスエープル信号＊CD
P を与える出力を有するAND ゲートとして機能する。

アレイ11に置かれるメモリセルは、それが接続されるワ
ードラインがイネーブルにされる時はイネーブルであ
る。行デコーダ12は、ワードライン27及び28のようなア
レイ11のワードラインに接続される。イネーブルされる
ように選択されるワードラインは、行アドレスにより選
択される。行アドレスバッファ13は、行アドレスを受信
し、これをバッファ形式で行デコーダ12に接続する。行
デコーダ12は受信行アドレスをデコードし、それにより
選択されたワードラインをイネーブルにする。同様に、
列デコーダ14は、選択ビットライン対をデータライン16
に接続する。本実施例では列デコーダ14は、４ビットラ
イン対をある特定の列アドレスにたいするデータライン
16の対応データライン対に接続する。各メモリセルは、
SRAMセルの特性として、データを書込ませること又は、
データを読出させることも可能である。これは、メモリ
セルが接続されるビットライン対を介し達成される。メ
モリセルが接続されるワードラインがイネーブルにされ
ると、メモリ内容は読出し、または、書込みのため、ビ
ットライン対に利用できるようになる。読出しモードで
はイネーブルメモリセルは、接続されるビットライン対
の２つのビットラインの電圧を分離させる。ビットライ
ン対が選択されると、この電圧分離は、列デコーダ14を
介しデータライン16のデータライン対に接続され、デー
タＩ／Ｏ回路17にあるセンスアンプにより検知され、つ
いで、データ信号Ｄの一部分として出力される。書込み
モードではイネーブルメモリセルは、それが接続される
ビットライン対が選択されると、書込まれることが出来
る。選択されるとビットライン対の電圧は分極され、そ
こでデータはイネーブルメモリセルに書込まれる。書込
みモードではデータライン16の４つのデータライン対
は、受信データ信号Ｄにもとづきこの４つのデータライ
ン対に書込むデータＩ／Ｏ回路17により電圧が分極され
る。選択ビットライン対は、列デコーダ14を介し分極デ
ータライン対の一方に接続されることにより書込まれ
る。ビットライン等化回路15は行アドレス変化に応答
し、内部書込みイネーブル信号＊WEI に対応し、ビット
ラインの等化を与える。

列デコーダ14は、列ディスエーブル信号＊CDP が論理低
の切換え(switching) に応答し使用禁止(disable) にさ
れる。列ディスエーブル信号＊CDP は、パルス＊WET ま
たはパルス＊CSP に応答し、約10ナノセカンド(ns)の
間、典型的に論理低を保つであろう。パルス＊CSP は、
あらゆる、列アドレス変化または書込みモードより読出
しモードへの変化に応答し、論理低にパルスするであろ
う。書込みより読出しへの転換の際にはデータＩ／Ｏ回
路17は、データがバッファ及び書込みドライバ中にある
ことから、センスアンプ及びデータアウトバッファにあ
るようにスイッチしなければならない。この移行は、書
込みイネーブルバッファ18により与えられる信号に応答
してなされる。論理低より論理高にスイッチする書込み
イネーブル信号＊WEの変化にもとづき、データにかまわ
ぬ書込み高(write high to data don′t care)TWHDXと
して知られる工業上の標準仕様は、データ信号Ｄがま
た、セルへの無効データの書込みのような不利な影響は
なにもなく変化するのが許されることを要求する。無効
データがメモリセルに書込まれるまでに、無効データは
まず書込み回路を通り伝播しなければならない。書込み
回路の最終段は、典型的に書込みドライバと呼ばれる。
書込みイネーブル信号＊WEに応答し、バッファ18により
発生される信号の１つは、書込みドライバイネーブル信
号WDE である。書込みドライバイネーブル信号WDE は、
スタティックランダムアクセスメモリ(SRAM)10が書込み
モードである時には論理高で発生され、スタティックラ
ンダムアクセスメモリ(SRAM)10が読出しモードである時
は論理低で発生される。書込みドライバイネーブル信号
WDE は論理高で書込みドライバをイネーブルにし、論理
低で書込みドライバをディスエーブル(disable) にす
る。従って、データＩ／Ｏ回路17により受信された書込
みドライバイネーブル信号WDE が、無効データが書込み
ドライバ到着する前に論理低にスイッチされると、無効
データがメモリセルに到達することは防止される。しか
し、これを確実にするには、書込み回路を通る伝播遅延
は、少なくとも書込みドライバイネーブル信号WED がデ
ータＩ／Ｏ回路17の書込みドライバに達するのに十分な
長さであることが保証されねばならない。

第１図に図示される一層良い技術は、パルス（列ディス
エーブル信号＊CDP）を使用し、書込みモードより読出
しモードへのアドレス変化に応答し列デコーダ14をディ
スエーブルにする。勿論、書込みドライバは、検出が起
こり得るように、なおディスエーブルでなければならな
い。列デコーダをディスエーブルにすることは、データ
Ｉ／Ｏ回路17の書込み回路を通り書込みドライバへの伝
播遅延より長い列デコーダへの伝播遅延を利用する。

列ディスエーブル信号＊CDP は最小遅延で極めて迅速に
発生される。アドレス変化総和回路21は２つの信号を結
合するのにすぎない故に、殆んど伝播遅延はない。重要
な転換は、書込みイネーブル信号＊WEの論理低より論理
高へのアドレス変化である。アドレス変化検出回路は、
立上り縁または立下り縁にたいし、一般に最適にするこ
とが可能である。アドレス変化検出器19は、容易に書込
みイネーブル信号＊WEの論理低より論理高へのアドレス
変化を求職に検出するようにつくられる。それ故に、列
ディスエーブル信号＊CDP は、書込みドライバイネーブ
ル信号WDE が論理高より論理低にスイッチされると、少
なくとも迅速に発生されることが可能のである。列ディ
スエーブル信号＊CDP は、書込みドライバイネーブル信
号WDE が書込みパスを切断する点よりも大きい伝播遅延
を有する書込みパスの点で、書込みパスを切断する。こ
れは、書込み回路からある遅延を除去する機会を与える
ものであり、書込み回路は、データにかまわぬ仕様に書
込み高を合致させることを確実にするように従来は必要
とされていた。結局、書込み回路において必要な遅延が
減少されるので、データＩ／Ｏ回路17は当然迅速に書込
みができる。

迅速に列デコーダを使用禁止にする(disable) 他の長所
は、書込み後でビットライン対が等化され始める前に、
ビットライン対がデータライン16から分離されることで
ある。これは、データライン16がビットライン等化回路
15に負荷を加えるのを阻止する。

第２図に図示するのは、アレイ11の一部分、列デコーダ
14の一部分、データライン16の一部分、及びビットライ
ン等化回路15の一部分である。第２図に図示するデータ
ライン16の部分は、データライン37、データライン38、
及び等化回路39よりなる、データライン対36である。等
化回路39は、Ｎチャネルトランジスタ71及び72、Ｐチャ
ネルトランジスタ73、及びCMOSインバータ74よりなる。
第２図に図示される列デコーダ14の部分は、結合トラン
ジスタ41、42、43、44、45、46、47、及び48よりなる。
第２図に図示されるアレイ11の部分は、ワードライン27
及び28、ビットライン対29及び30、ワードライン27及び
ビットライン対29に接続されるメモリセル51、ワードラ
イン27及びビットライン対30に接続されるメモリセル5
2、ワードライン28及びビットライン対29に接続される
メモリセル53、ワードライン52及びビットライン対30に
接続されるメモリセル54、ビットライン対29に接続され
る等化回路56、及びビットライン対30に接続される等化
回路57よりなる。ビットライン対29はビットライン58及
び59よりなる。ビットライン対30はビットライン60及び
61よりなる。等化回路56は、Ｎチャネルトランジスタ63
及び64、Ｐチャネルトランジスタ65よりなる。等化回路
57は、Ｎチャネルトランジスタ66及び67、Ｐチャネルト
ランジスタ68よりなる。このＮチャネルトランジスタ
は、Ｎチャネルエンハンスメントモードの絶縁ゲート形
電界効果トランジスタである。Ｐチャネルトランジスタ
は、Ｐチャネルエンハンスメントモードの電界効果トラ
ンジスタである。Ｎチャネルトランジスタのしきい値電
圧は約０．６Ｖで、Ｐチャネルトランジスタのしきい値
電圧は約−０．６Ｖである。Ｎチャネルトランジスタの
場合は既知の基盤効果(body effect) によりソースが３
−４Ｖに達すると、しきい値電圧は約１．０Ｖに増加す
る。等化回路39は、Ｎチャネルトランジスタ71及び72、
Ｐチャネルトランジスタ73、及びCMOSインバータ74より
なる。

結合トランジスタ42は、第１電流電極をデータライン37
に接続させ、第２電流電極をビットライン５８に接続さ
せ、列デコーダ出力信号CD１を受信するための制御電極
を有するＮチャネルトランジスタである。結合トランジ
スタ43は、第１電流電極をデータライン38に接続させ、
第２電流電極をビットライン59に接続させ、列デコーダ
出力信号CD１を受信するための制御電極を有するＮチャ
ネルトランジスタである。結合トランジスタ46は、第１
電流電極をデータライン37に接続させ、第２電流電極を
ビットライン60に接続させ、列デコーダ出力信号CD２を
受信するための制御電極を有する、Ｎチャネルトランジ
スタである。結合トランジスタ47は、第１電流電極をデ
ータライン38に接続させ、第２電流電極をビットライン
61に接続させ、列デコーダ出力信号CD２を受信するため
の制御電極を有するＮチャネルトランジスタである。結
合トランジスタ41は、第１電流電極をデータライン37に
接続させ、第２電流電極をビットライン58に接続させ、
信号CD１の補数である列デコーダ出力信号＊CD１を受信
するための制御電極を有するＰチャネルトランジスタで
ある。結合トランジスタ44は、第１電流電極をデータラ
イン38に接続させ、第２電流電極をビットライン59に接
続させ、列デコーダ出力信号＊CD１を受信するための制
御電極を有するＰチャネルトランジスタである。結合ト
ランジスタ45は、第１電流電極をデータライン37に接続
させ、第２電流電極をビットライン60に接続させ、列デ
コーダ出力信号CD２の補数である列デコーダ出力信号＊
CD２を受信するための制御電極を有するＰチャネルトラ
ンジスタである。結合トランジスタ48は、第１電流電極
をデータライン38に接続させ、第２電流電極をビットラ
イン61に接続させ、列デコーダ出力信号＊CD２を受信す
るための制御電極を有するＰチャネルトランジスタであ
る。トランジスタ63は、第１電流電極を例えば５Ｖを受
けるための正の電源端子の電圧VDD に接続させ、第２電
流電極をビットライン58に接続させ、等化プリチャージ
信号EQP を受信するための制御電極を有する。Ｎチャネ
ルトランジスタ64は、第１電流電極を正の電源端子の電
圧VDD に接続させ、第２電流電極をビットライン59に接
続させ、等化プリチャージ信号EQP を受信するための制
御電極を有する。Ｐチャネルトランジスタ65は、第１電
流電極をビットライン58に接続させ、第２電流電極をビ
ットライン59に接続させ、ビットライン等化信号＊EQを
受信するための制御電極を有する。Ｎチャネルトランジ
スタ66は、第１電流電極を正の電源端子の電圧VDD に接
続させ、第２電流電極をビットライン60に接続させ、等
化プリチャージ信号EQP を受信するための制御電極を有
する。Ｎチャネルトランジスタ67は、第１電流電極を電
源端子の電圧VDD に接続させ、第２電流電極をビットラ
イン61に接続させ、等化プリチャージ信号EQP を受信す
るための制御電極を有する。Ｐチャネルトランジスタ68
は、第１電流電極をビットライン60に接続させ、第２電
流電極をビットライン61に接続させ、ビットライン等化
信号＊EQを受信するための制御電極を有する。CMOSイン
バータ74は、データライン等化信号＊DLEQ受信のための
入力を有し、かつ出力を有する。Ｎチャネルトランジス
タ71は、第１電流電極を電源端子の電圧VDD に接続さ
せ、第２電流電極をデータライン38に接続させ、制御電
極をCMOSインバータ74の出力に接続させる。Ｎチャネル
トランジスタ72は、第１電流電極を電源端子の電圧VDD
に接続させ、第２電流電極をデータライン37に接続さ
せ、制御電極をCMOSインバータ74の出力に接続させる。
Ｐチャネルトランジスタ73は、第１電流電極をデータラ
イン37に接続させ、第２電流電極をデータライン38に接
続させ、データライン等化信号＊DLEQを受信するための
制御電極を有する。

書込みモードにおいて、データライン対36は分極され、
アレイ11のビットライン対の一方に接続させる。メモリ
セル51が選択されると仮定すれば、列デコーダ出力信号
CD１は論理高であるので、結合トランジスタ41−44は導
通であり、データライン対36はビットライン対29に結合
される。ビットライン対29がデータライン対36に接続さ
れると、ビットライン58及び59の論理状態は、データラ
イン37及び38にそれぞれ存在する論理状態と同一にされ
る。ワードライン27はイネーブルであるので、メモリセ
ル51はビットライン58及び59に存在する論理状態を受信
する。ビットラインが論理状態を反対にするように分極
されなければならない最小の時間量が存在し、他方、ワ
ードライン27は、メモリセル51が有効に書込まれること
を保証するようにイネーブル（使用可能）にされる。読
出しモードにおいてワードライン27はイネーブルにさ
れ、これがメモリセル51の内容をビットライン58及び59
に出力させる。メモリセル51は、結合トランジスタ41−
44を介しデータライン37及び38に接続されるビットライ
ン58及び59の間に、電位差をおこさせる。電位差はそこ
で検出され、論理高か論理低の何れかが判断され、その
様に出力される。

読出しモードの間、等化プリチャージ信号EQP は電源端
子の電圧VDD より１個のＮチャネルしきい値電圧以下の
電位に保たれる。電源端子の電圧VDD が５．０Ｖであれ
ば、等化プリチャージ信号EQP は約４．０Ｖである。こ
れは、ビットライン対29もビットライン59も電源端子の
電圧VDD より２個のＮチャネルしきい値電圧以下の電位
には下がらないことを確実にする。電源端子の電圧VDD
より２個のしきい値電圧が低いことは、基盤効果を含み
約３．０Ｖである。読出しモードの間に行アドレス変化
があるときには、等化プリチャージ信号EQP はビットラ
イン等化信号＊EQの論理低パルス幅の間に電源端子の電
圧VDD にパルスし、ビットライン対の両方のビットライ
ンを電源端子の電圧VDD より１Ｎチャネルしきい値電圧
低くする。いかなる行アドレス変化にも応答してビット
ライン等化信号＊EQは論理低にパルスするが、さもなけ
れば、書込みまたは読出しの間は論理高である。列アド
レス変化、行アドレス変化、または、書込みより読出し
モードへのアドレス変化に応答して論理低にパルスする
データライン等化信号＊DLEQに対応して、等化回路39は
データライン37及び38を等化する。データライン等化信
号＊DLEQが論理低の時には、Ｐチャネルトランジスタ73
は導通であり、CMOSインバータ74は論理高出力を電源端
子の電圧VDD に供給し、これは、データライン37及び38
を、ビットラインと同様に電源端子の電圧VDD より１Ｎ
チャネルしきい値電圧だけ低く等化させる。

第３図に図示されるのは、行アドレスバッファ13、行デ
コーダ12、及びビットライン等化信号＊EQ及び等化プリ
チャージ信号EQP を発生し、制御パルス回路76であるビ
ットライン等化回路15の一部分である。制御パルス回路
76は、行アドレス変化検出及び総和（加算）回路77、遅
延バッファ回路78、遅延回路79，インバータ80、NANDゲ
ート81、Ｐチャネルトランジスタ82、Ｐチャネルトラン
ジスタ83、Ｎチャネルトランジスタ84、Ｎチャネルトラ
ンジスタ85、NOR ゲート86、インバータ87よりなる。行
アドレス変化検出及び総和（加算）回路77は行アドレス
バッファ13に接続され、いかなる行アドレスの変化にも
応答し論理高パルスとして行アドレスディスエーブル信
号RDを供給する。行デコーダ12は行アドレスディスエー
ブル信号RDを受け、行アドレスディスエーブル信号RDの
論理高パルス幅の間ディスエーブル（使用禁止）にされ
る。遅延バッファ78は、行アドレスディスエーブル信号
RDの受信のための入力を有し、遅延行アドレス変化信号
DRT を与えるための出力を有する。遅延行アドレス変化
信号DRT は、遅延バッフア回路78により約２ナノセカン
ド(ns)遅延されるのを除けば、行アドレスディスエーブ
ル信号RDと同様である。インバータ80は遅延行アドレス
変化信号DRT 受信のための入力を有し、ビットライン等
化信号＊EQ供給のための出力を有する。インバータ87
は、入力をインバータ80の出力に接続させ、かつ出力を
有する。遅延回路79は、入力をインバータ87の出力に接
続させ、かつ出力を有する。NANDゲート81は、第１入力
をインバータ80の出力に接続させ、第２入力を遅延回路
79の出力に接続させる。Ｐチャネルトランジスタ82は、
制御電極をインバータ80の出力に接続させ、第１電流電
極を電源端子の電圧VDD に接続させ、第２電流電極をノ
ード88に接続させる。等化プリチャージ信号EQP はノー
ド88で発生される。Ｐチャネルトランジスタ83は、制御
電極をNANDゲート81の出力に接続させ、第１デコーダ電
極を接地に接続させ、第２電流電極をノード88に接続さ
せる。Ｎチャネルトランジスタ84は、内部書込みイネー
ブル信号＊WEI 受信のための制御電極を有し、第１電流
電極を電源端子の電圧VDD に接続させ、第２電流電極を
ノード88に接続させる。NOR ゲート86は、内部書込みイ
ネーブル信号＊WEI 受信のための第１入力を有し、第２
入力を遅延バッファ回路78の出力に接続させ、かつ出力
を有する。Ｎチャネルトランジスタ85は、制御電極をNO
R ゲート86の出力に接続させ、第１電流電極を接地に接
続させ、第２電流電極をノード88に接続させる。

内部書込みイネーブル信号＊WEI が論理高で読出しモー
ドを示す場合、Ｎチャネルトランジスタ84は導通する。
内部書込みイネーブル信号＊WEI の論理高は、また、NO
R ゲート86に論理低を出力させ、これは、Ｎチャネルト
ランジスタ85を非導通にさせる。内部書込みイネーブル
信号＊WEI の論理高は普通のCMOSの様式で供給されるの
で、これは、電源端子の電圧VDD である。ノード88は、
電源端子の電圧VDD よりＮチャネルトランジスタ84のし
きい値電圧を引いた電位にて駆動されるのであろう。Ｎ
チャネルトランジスタ84は、そこで電源端子の電圧VDD
が約５．０Ｖの場合には、ノード88、即ち、等化プリチ
ャージ信号EQP を約４．０Ｖにするのであろう遅延行ア
ドレス変化信号DRT は普通は論理低であり、行アドレス
変化に応答し論理高にパルスするだけである。遅延行ア
ドレス変化信号DRT が論理低の時には、インバータ80は
ビットライン等化信号＊EQを論理高に与えるので、Ｐチ
ャネルトランジスタ82は導通しない。インバータ87は遅
延回路79に論理低出力を供給するので、遅延回路は、つ
ぎに、NANDゲート81に論理低出力を供給する。NANDゲー
ト81は、そこで論理高出力を供給し、これはＰチャネル
トランジスタ83を非導通にする。Ｐチャネルトランジス
タ83は非導通であるから、ノード88からのドレイン電流
は発生せず、等化プリチャージ信号EQP は電源端子の電
圧VDD より１Ｎチャネルしきい値電圧低い電位で供給さ
れる。

読出しモードにおける行アドレス変化に応答して、行ア
ドレスディスエーブル信号RDは約10ナノ秒(ns)の間論理
高にスイッチする。遅延バッファ回路78の遅延は約２ナ
ノ秒(ns)であるから、行アドレスディスエーブル信号RD
が論理高にスイッチする約２ナノセカンド(ns)後に、遅
延行アドレス変化信号DRT は論理高にスイッチし、行ア
ドレスディスエーブル信号RDが論理低にスイッチする約
２ナノ秒(ns)後に論理低にスイッチする。遅延行アドレ
ス変化信号DRT を論理高へ切換える。スイッチング(swi
tching) 時、インバータ80は、出力を論理低へ切換える
ことにより応動し、これはＰチャネルトランジスタ82を
導通させる。インバータ80によりNANDゲート81に供給さ
れる論理低は、NANDゲート81出力を論理高に保持するの
で、Ｐチャネルトランジスタ83は非導通を維持する。そ
こで等化プリチャージ信号EQP は電源端子の電圧VDD に
供給される。遅延回路79の遅延時間の後で、遅延回路79
の出力は論理高となる。遅延行アドレス変化信号DRT が
論理低にもどった後は、インバータ80は論理高を出力
し、これは、Ｐチャネルトランジスタ82を非導通にさ
せ、遅延回路79の遅延の間NANDゲート81が論理低出力を
供給するようにする。Ｐチャネルトランジスタ83は導通
になることにより応動し、等化プリチャージ信号EQP を
電源端子の電圧VDD より１しきい値電圧よりすこし低い
電位に下げる。遅延回路79の遅延時間の後に遅延回路79
の出力は論理低にスイッチし、これは、NANDゲート81が
論理高出力を供給するようにし、Ｐチャネルトランジス
タ83を非導通にさせる。遅延行アドレス変化信号DRT が
論理低にスイッチした後は、ビットラインを解放(relea
se) し、イネーブルされたメモリセルにより分離される
のが望ましい。これは、Ｐチャネルトランジスタ83に等
化プリチャージ信号EQP の電圧を減少させることにより
達成される。Ｐチャネルトランジスタ83は、遅延回路79
のほぼ遅延の間は導通であり、これは等化プリチャージ
信号EQP を少なくとも電源端子の電圧VDD より１Ｎチャ
ネルしきい値電圧低くするのに十分である。

書込みモードでは、内部書込みイネーブル信号＊WEI は
論理低であり、これは、Ｎチャネルトランジスタ84を非
導通にし、 NORゲート86を遅延行アドレス変化信号DRT
に応答させる。行アドレス変化がない場合、遅延行アド
レス変化信号DRT は論理低であるので、 NORゲート86
は、論理高をＮチャネルトランジスタ85に出力し、Ｎチ
ャネルトランジスタ85を導通にする。遅延行アドレス変
化信号DRT が論理低の時には、ビットライン等化信号＊
EQは論理高であり、Ｐチャネルトランジスタ82及び83は
非導通である。従って、行アドレス変化がない場合、書
込みモードの間はＮチャネルトランジスタ85により、等
化プリチャージ信号EQP は論理低に保たれる。行アドレ
ス変化に応答して、遅延行アドレス変化信号DRT は論理
高でパルスし、これは、ビットライン等化信号＊EQを論
理低にスイッチさせ、Ｐチャネルトランジスタ82を導通
にし、遅延行アドレス変化信号DRT の論理高パルスと同
じ期間NOR ゲート86が論理低パルスに出力するようにす
る。Ｎチャネルトランジスタ85はこれと同一期間非導通
になることによって応動する。かくして等化プリチャー
ジ信号EQP は、遅延行アドレス変化信号DRT が論理高の
あいだ論理高にパルスされる。NANDゲート81の出力は、
論理低であるビットライン等化信号＊EQにより、パルス
期間のあいだ論理高に保たれる。遅延行アドレス変化信
号DRT が論理低にもどる時、ビットライン等化信号＊EQ
が論理高にもどり、Ｐチャネルトランジスタ82が非導通
になり、NOR ゲート86が論理高を出力し、Ｎチャネルト
ランジスタ85が導通になり、等化プリチャージ信号EQP
は論理低にスイッチする。NANDゲート81の出力は論理低
にパルスするので、Ｐチャネルトランジスタ83は遅延回
路79の遅延の間は導通である。Ｐチャネルトランジスタ
83が導通である時期と、Ｎチャネルトランジスタ85が導
通の時間は同時である。書込みの間の行アドレス変化
は、かくして、遅延行アドレス変化信号DRT が論理高の
期間、等化プリチャージ信号EQP を接地の論理低から電
源端子の電圧VDD の論理高へスイッチさせる。

内部書込みイネーブル信号＊WEI が、読出しモードへの
切換えを示す論理高にスイッチすると、Ｎチャネルトラ
ンジスタ84は導通となり、Ｎチャネルトランジスタ85は
非導通となる。これは、等化プリチャージ信号EQP を電
源端子の電圧VDD より１Ｎチャネルしきい値電圧低い電
位に上昇させる。そこで等化プリチャージ信号EQP は、
イネーブルされたメモリセルを有するビットラインの半
分に、電源端子の電圧VDD より２Ｎチャネルしきい値電
圧低い電位に向け充電(charge)を開始させる。書込みモ
ードにおいては、論理低に書込まれた選択ビットライン
対は、少なくとも体質的に接地電位である。また書込み
モードにおいては、等化プリチャージ信号EQP は論理低
であるので、非選択ビットラインのうちの選択メモリセ
ルは、ビットライン対の一方を、読出しモードの間に可
能であるよりも低くするであろう。従って、メモリセル
をイネーブルにしたビットラインの半分は、書込みモー
ドより読出しモードにアドレス変化することに応答し、
等化プリチャージ信号EQP が電源端子の電圧VDD より１
Ｎチャネルしきい値電圧だけ低い電位に到達するのに対
応し、充電(charge)されるであろう。つづく行アドレス
変化は、そこで等化プリチャージ信号EQP を電源端子の
電圧VDD に上昇させるであろう。電源端子の電圧VDD へ
の２段階(step)上昇は、望ましい電位レベルにビットラ
インを充電するため電源端子の電圧VDD 電源より引出さ
れるピーク電流を減少する。ピーク電流は、電源及び電
流が引出される特定の事象によって発生されるグランド
ノイズに、重大影響を与えるので重要である。ビットラ
インの所望の電位を得るのに必要な充電(charge)量は、
ビットラインのキャパシタンスの関数である。ビットラ
インを所定レベルに充電するための所定の時間の間、最
適充電率は、一定としなければならない。最低のピーク
電流にとって、特定の充電期間を通じ電流は同一である
のが望ましい。電流は、第２図４のＮチャネルトランジ
スタ63のようにチャージング用（充電用）トランジスタ
のゲート−ソース電圧に関係する。等化プリチャージ信
号EQP の２段階上昇は、所望の一定電流に近似する。

第１段階は、等化プリチャージ信号EQP が電源端子の電
圧VDD より１Ｎチャネルしきい値電圧だけ低い電位に到
達することであり、これはビットラインを部分的に充電
させるので、第２段階で等化プリチャージ信号EQP が電
源端子の電圧VDD に到達するとき、ゲート−ソース電圧
は、先行技術においてなされたように、等化プリチャー
ジ信号EQP が急速にそのピーク電圧にスイッチされた場
合のように大きくはない。従ってピーク電流は、等化プ
リチャージ信号EQP の２段階上昇により減少される。

遅延行アドレス変化信号DRT は、本来内部書込みイネー
ブル信号＊WEI に関しては遅延するので、書込みイネー
ブル信号＊WEが論理低から論理高にスイッチするのと同
時に行アドレスが変化してさえも、２段階上昇が存在す
ることを保証する。ビットラインを実際に最終プリチャ
ージ電圧にする等化プリチャージ信号EQP は、内部書込
みイネーブル信号＊WEI がスイッチされる速度よりも本
来遅いビットライン等化信号＊EQにより駆動される。ビ
ット・ラインを最終のプリチャージ電圧に充電する場合
に本質的に速度の不利益(penalty) は存在せず、他方、
減少したピーク電流の利益を受ける。第４図に図示する
のは、行アドレス変化及び書込みより読出しへのアドレ
ス変化が同時におきる場合にたいするタイミング図であ
る。

時刻ｔ０に、書込みイネーブル信号＊WEは論理低より論
理高にスイッチし、行アドレスは状態を変化する。内部
書込みイネーブル信号＊WEI 及び行アドレスディスエー
ブル信号RDは、ほぼ同一期間に応答するので、時刻ｔ１
に両方とも論理にスイッチする。等化プリチャージ信号
EQP は上昇することにより内部書込みイネーブル信号＊
WEI に応答し、時刻ｔ２に電源端子の電圧VDD より１Ｎ
チャネルしきい値電圧だけ低い電位に切換わる。遅延行
アドレス変化信号DRT は時刻ｔ３に行アドレスディスエ
ーブル信号RDに対応し、論理高に上昇する。時刻ｔ１及
びｔ３の間の時間は、遅延バッファ回路78の時間遅延で
ある。ビットライン等化信号＊EQは遅延行アドレス変化
信号DRT の論理高へのスイッチングに対応し、時刻ｔ４
に論理低にスイッチする。等化プリチャージ信号EQP は
ビットライン等化信号＊EQの論理低へのスイッチングに
対応し、時刻ｔ５に電源端子の電圧VDD にスイッチす
る。

遅延行アドレス変化信号DRT のパルス幅は、行アドレス
ディスエーブル信号RDの幅と同一であり、これは少なく
とも所定時間、例えば、９ナノ秒(ns)であるが、もしア
ドレスのスキュー(skew)があれば、その厳しさ(severit
y)に依り長くすることも可能である。アドレスキュー
は、１つ以上のアドレス信号が状態を変化し、変化の間
に時間的にある分離がある時におきる。アドレスキュー
は技術上既知である。所定時間の後に、行アドレスディ
スエーブル信号RDは時刻ｔ６に論理低にもどる。遅延行
アドレス変化信号DRT は、時刻ｔ７に行アドレスディス
エーブル信号RDにより論理低にもどされ、これは、ビッ
トライン等化信号＊EQをｔ８時刻に論理高にもどす。ビ
ットライン等化信号＊EQが論理高にスイッチすれば、NA
NDゲート81への両入力は論理高であるから、NANDゲート
81は時刻ｔ９に論理低出力を与える。NANDゲート81の論
理低出力は、Ｐチャネルトランジスタ83を導通にするの
で、等化プリチャージ信号EQP は約３Ｖに向って降下し
始める。遅延回路79の遅延の後に、遅延回路79の出力
は、時刻ｔ10に論理高になり、NANDゲート81出力を時刻
ｔ11に論理高を与えるようにさせ、これは等化プリチャ
ージ信号EQP を電源端子の電圧VDD より１しきい値電圧
だけ低い電位に上昇させる。これは、検出がおきる等化
プリチャージ信号EQP のレベルである。

電源端子の電圧VDD にある等化プリチャージ信号EQP に
より検出される前に、ビットライン電圧は電源端子の電
圧VDD より１しきい値電圧だけ低く等化される。検出の
間は、等化プリチャージ信号EQP は電源端子の電圧VDD
より１しきい値電圧だけ低く保たれるので、より低い電
圧に引かれるビットラインは電源端子の電圧VDD より約
２Ｎチャネルしきい値電圧だけ低く保たれがちであろ
う。これは、つぎの読出しの準備のため達成すべきプリ
チャージング量を減少する。

第５図に図示されるのは、データＩ／Ｏ回路17の書込み
回路の一部分であるデータインバッファ(data-in buffe
r)101 である。データインバッファ101 は、NOR ゲート
102 、インバータ103、104 、105 、106 、及び、107、
NANDゲート108及び109 、及びコンデンサ111 及び112
、よりなる。データの各ビットに対し、データインバ
ッファ101 のようなデータインバッファがある。スタテ
ィックランダムアクセスメモリ(SRAM)10が×８メモリと
すれば、データインバッファ101 のような８つのデータ
インバッファがあるであろう。NORゲート102は、書込み
イネーブル信号＊WEより誘導されるデータイン書込みイ
ネーブル信号＊WED を受信する第１入力を有し、データ
信号Ｄのある信号であるデータ信号Ｄ１を受信する第２
入力、及び出力を有する。インバータ103 は、入力をNO
Rゲート102出力に接続させ、かつ出力を有する。コンデ
ンサ111 は、第１端子をインバータ103 出力に接続さ
せ、第２端子を接地に接続させる。インバータ104 は、
入力をインバータ103 出力に接続させ、かつ出力を有す
る。コンデンサ112 は、第１端子をインバータ104 出力
に接続させ、第２端子を接地に接続させる。インバータ
105 は、入力をインバータ104 の出力に接続させ、かつ
出力を持つ。インバータ106 は、入力をインバータ105
の出力に接続させ、かつ出力を有する。インバータ107
は、入力をインバータ106 の出力に接続させ、かつ出力
を有する。NANDゲート108 は、第１入力をインバータ10
7 の出力に接続させ、補数内部データイン信号＊DIを供
給する出力、及び第２入力を有する。NANDゲート109
は、第１入力をインバータ106 の出力に接続させ、第２
入力をNANDゲート108 の出力に接続させ、内部データイ
ン信号DIを供給する出力を有する。

データインバッファ101 は、データ入力信号を表わすデ
ータ信号D1の表示である補数信号対、即ち内部データイ
ン信号DI及び補数内部データイン信号＊DIを供給するデ
ータインバッファとしての通常の機能を実行する。コン
デンサ111 及び112 は、コンデンサ111 及び112 により
加えられるキャパシタンス量が普通要求されるより少な
い点を除けば、普通のものである。コンデンサ111 及び
112 は、データ高を仕様に関係のないデータに合致させ
るのに適合するためある遅延を供給するように加えられ
る。書込みより読出しへのアドレス変化に応答し列デコ
ーダが直接にディスエーブル(disable) にされるため、
供給される遅延は普通供給されるものより小さい。内部
データイン信号DI及び補数内部データイン信号＊DIは、
データイン書込みイネーブル信号＊WED が書込みモード
を示す論理低である時に、データ信号Ｄ１の論理状態を
表示するように発生される。読出しモードでは、データ
イン書込みイネーブル信号＊WED は論理高であり、これ
は内部データイン信号DIを論理高にし、補数内部データ
イン信号＊DIを論理低にする。NANDゲート108 及び109
は、入力データのあらゆるアドレス変化にたいし内部デ
ータイン信号DI及び補数内部データイン信号＊DIの両方
を瞬間的にともに論理高にする。データイン書込みイネ
ーブル信号＊WED が論理的に切替わる時、データ信号Ｄ
１が論理低であれば、これは書込みモードへのアドレス
変化を指示するが、NOR ゲート102 の出力は論理高へ切
替わるであろう。論理高へのこのアドレス変化は、イン
バータ103 −107 を介し、NANDゲート108 の第１入力を
論理低に切替え、NANDゲート109 の第１入力を論理高に
切替えるであろう。NANDゲート108 の第１入力の論理低
は、NANDゲートが論理高出力を与えるようにする。NAND
ゲート108 からの論理高が受信されるまで、NANDゲート
109 は論理高出力を供給し続けるであろう。従って、内
部データイン信号DI及び補数内部データイン信号＊DIは
両方ともに、瞬間的にともに論理高になる。

第６図に図示されるのは、書込みドライバ120 であり、
また、データＩ／Ｏ回路17の書込み回路の一部分であ
る。各データインバッファに対して書込みドライバ120
がある。書込みドライバ120 は、NOR ゲート121 及び12
2 、NANDゲート123 及び124 、インバータ126 、127 、
128 及び129 、Ｐチャネルトランジスタ131 及び132 、
Ｎチャネルトランジスタ133 、134 、135 及び136 、伝
送ゲート140、141 、142 、143 、144 、145 、146及び
147 よりなる。NOR ゲート121 は、補数内部データイン
信号＊DI受信の第１入力、書込みイネーブル信号＊WEよ
り誘導される書込みドライバ書込みイネーブル信号＊WE
W を受信する第２入力、及び、出力を有する。NOR ゲー
ト122 は、補数内部データイン信号DI受信の第１入力、
書込みドライバ書込みイネーブル信号＊WEW 受信の第２
入力、及び出力を有する。NANDゲート123 は、第１入力
を、 NORゲート121 の出力に接続させ、チップ選択信号
＊CSより誘導される書込みイネーブルチップ選択信号CS
W を受信する第２入力、及び出力を有す。NANDゲート12
4 は、第１入力を NORゲート122 の出力に接続させ、書
込みイネーブルチップ選択信号CSW を受信する第２入
力、及び出力を有する。インバータ126 は、入力をNAND
ゲート123 の出力に接続させ及び出力を有する。インバ
ータ127 は、入力をインバータ126 の出力に接続させ、
出力を有する。インバータ128 は、入力はNANDゲート12
4 出力に接続され、出力を有する。インバータ129 は、
入力をインバータ128 の出力に接続させかつ出力を有す
る。Ｎチャネルトランジスタ131 は、制御電極をインバ
ータ127 の出力に接続させ、第１電流電極を電源端子の
電圧VDD に接続させ、第２電流電極をノード151 に接続
させる。Ｎチャネルトランジスタ132 は、制御電極をイ
ンバータ129 の出力に接続させ、第１電流電極を電源端
子の電圧VDD に接続させ、第２電流電極をノード152 に
接続させる。Ｎチャネルトランジスタ133 は、制御電極
をインバータ128 の出力に接続させ、第１電流電極を電
源端子の電圧VDD に接続させ、第２電流電極をノード15
2 に接続させる。Ｎチャネルトランジスタ134 は、制御
電極をインバータ126 の出力に接続させ、第１電流電極
を電源端子の電圧VDD に接続させ、第２電流電極をノー
ド151 に接続させる。Ｎチャネルトランジスタ135 は、
制御電極をインバータ128 の出力に接続させ、第１電流
電極を接地に接続させ、第２電流電極をノード151 に接
続させる。Ｎチャネルトランジスタ136 は、制御電極を
インバータ126 の出力に接続させ、第１電流電極を接地
に接続させ、第２電流電極をノード152 に接続させる。

書込みドライバ出力信号WD及び補数書込みドライバ出力
信号＊WDは、夫々ノード151 及び152 において発生され
る。ノード151 及び152 は、書込みグローバルデータラ
インWGDL及び補数書込みグローバルデータライン＊WGDL
にそれぞれ接続され、従って書込みドライバ出力信号WD
及び補数書込みドライバ出力信号＊WDは、書込みグロー
バルデータラインWGDL及び補数書込みグローバルデータ
ライン＊WGDLにそれぞれ存在する。伝送ゲート140 −14
7 は、すべて通常のCMOS伝送ゲートであり、並列接続の
Ｐ及びＮチャネルトランジスタで製作される。そのよう
な伝送ゲートの実例は第２図に図示され、結合トランジ
スタ41及び42よりなる。伝送ゲートの有利な特性は、論
理高及び論理低の両方がしきい値電圧降下なしに入力よ
り出力へ接続されることである。従って、電源端子の電
圧VDD 及び接地の両方は、しきい値電圧降下をおこさず
入力より伝送ゲート出力に接続される。信号接続用にＮ
チャネルトランジスタだけが使用されれば、接地電位は
しきい値電圧の損失なく接続されるが、もし、トランジ
スタゲートが電源端子の電圧VDD であれば、電源端子の
電圧VDD よりしきい値電圧を引いたものだけが接続され
る。そこで伝送ゲートは、実質的な電圧損失なく論理信
号を接続可能である スイッチとしての特徴がある。伝
送ゲート 140 −147 は、入力から出力への接続を能
動的にする補数信号を受信するため真及び補数制御入力
を有する。接続は、真入力が論理高で、補数入力が論理
低である時に能動的にされる。伝送ゲート140 −147 は
また双方性であり、各入力及び出力は交換可能である。
この特定の特性は、書込みドライバ120 の動作のため特
に重要ではなく、書込みドライバ120 は伝送ゲート140
−147 を介し出力を供給するだけで、伝送ゲート140 −
147 を介しなにも信号は受信しない。

伝送ゲート140 は、信号入力を書込みグローバルデータ
ラインWGDLに接続させ、信号出力を第２図に図示される
データライン37に接続させ、アドレス及び書込みイネー
ブル信号＊WEより誘導されるデータライン選択信号 DLS
０受信用の真の制御入力、及び補数データライン選択信
号＊ DLS０受信用の補数制御入力を有する。伝送ゲート
141 は、信号入力を補数書込みグローバルデータライン
＊WGDLに接続させ、信号出力を第２図に図示されるデー
タライン38に接続させ、データライン選択信号 DLS０受
信用の真の制御入力、及び補数データライン選択信号＊
DLS０受信用の補数制御入力を有する。伝送ゲート142
は、信号入力を書込みグローバルデータラインWGDLに接
続させ、信号出力をデータライン160 に接続させ、アド
レス及び書込みイネーブル信号＊WEより誘導されるデー
タライン選択信号 DLS１受信用の真の制御入力、及び補
数データライン選択信号＊ DLS１の受信用の補数制御入
力を有する。伝送ゲート143 は、信号入力を補数書込み
グローバルデータライン＊WGDLに接続させ、信号出力は
データライン161 に接続させ、データライン選択信号 D
LS１受信用の真の制御入力、及び補数データライン選択
信号＊ DLS１受信用の補数制御入力を有する。伝送ゲー
ト144 は、信号入力を書込みグローバルデータラインWG
DLに接続させ、信号出力をデータライン162 に接続さ
せ、アドレス及び書込みイネーブル信号＊WEより誘導さ
れるデータライン選択信号 DLS２受信用の真の制御入
力、及び補数データライン選択信号＊ DLS２受信用の補
数制御入力を有する。伝送ゲート145 は、信号入力を補
数書込みグローバルデータライン＊WGDLに接続させ、信
号出力をデータライン163 に接続させ、データライン選
択信号 DLS２受信用の真の制御入力、及び補数データラ
イン選択信号＊ DLS２受信用の補数制御入力を有する。
伝送ゲート146 は、信号入力を書込みグローバルデータ
ラインWGDLに接続させ、出力信号をデータライン164 に
接続させ、アドレス及び書込みイネーブル信号＊WEより
誘導されるデータライン選択信号 DLS３受信用の真の制
御入力、及び補数データライン選択信号＊ DLS３受信用
の補数制御入力を有する。伝送ゲート147 は、信号入力
を補数書込みグローバルデータライン＊WGDLに接続さ
せ、信号出力をデータライン165に接続させ、データラ
イン選択信号DLS ３受信用の真の制御入力、及び補数デ
ータライン選択信号＊ DLS３受信用の補数制御入力を有
する。

データライン選択信号 DLS０− DLS３は、アドレス誘導
信号であり、サブアレイまたはブロック間で選択に使用
される。ブロックの間の選択に使用されるアドレスの特
定部分は、列アドレスの一部分、または行アドレス、ま
たは両者、またはいずれでもないと考えられる。行アド
レスは、一般に、どのワードラインがイネーブルが決定
するアドレスと考えられる。列アドレスは、一般に、ど
のビットライン対がデータライン対に接続されるかを決
定するアドレスと考えられる。メモリがサブアレイまた
はブロックに分割される時、多くのブロックのあいだで
選択するアドレスの部分は、ワードラインのイネーブル
化の防止、及び非選択ブロックのデータライン対へのビ
ットライン対の接続防止、の両方に使用される。次に、
この意味で、読出され、または書込まれるべきブロック
を選択するアドレスの部分は、ともに、列アドレス及び
行アドレスである。代わって、ブロックを選択するアド
レス部分は、ブロック選択信号が発生され、ワードライ
ンイネーブル化及びビットラインのデータラインへの結
合の実際的防止を与えるブロックアドレスと単に考えら
れることも可能である。本発明のためには、アドレスの
ブロック選択部分は、行アドレスの部分と考えられるで
あろう。

第７図に図示されるのは、アレイ11、列デコーダ14、及
びデータライン16の一部である。アレイ11は、ブロック
167 、168 、169 、170 、171 、172 、173 、及び、17
4 からなる。列デコーダ14は、夫々、ブロック167 −17
4 に対応する列デコーダ部分176 、177 、178 、179 、
180 、181 、182 、及び183 を有する。ワードライン27
及び28は、また第７図に図示される。ワードライン27
は、ワードライン部分185 、186 、187 、188 、189 、
190 、191 、及び192 に分割される。ワードライン28
は、ワードライン部分193 、194 、195 、196 、197 、
198 、199 及び200 に分割される。第７図に図示される
データライン16の部分は、データライン37、38、及び第
６図に図示されるデータライン160 −165 である。図示
されるデータラインは、１ビットのデータを伝送するた
めのものである。第７図に図示されない３以上のセット
のデータラインは、データライン16の他のデータライン
を構成する。ワードラインが選択される時に、選択され
たブロックにある部分のみがイネーブルである。例えば
ワードライン27が選択され、ブロック167が選択される
場合、ワードライン部分185のみがイネーブルである。
そのような場合は、列デコーダ部分176 は、ブロック16
7 からのビットラインをデータライン164 及び165 に接
続するのであろう。データラインの各対は２ブロックに
対応する。データライン対164 −165 はブロック167 及
び168 に対応し、データライン162 ，163 の対はブロッ
ク169 及び170 に対応し、データラインの対160 ，161
はブロック171 及び172 に対応し、また、データライン
の対37，38はブロック173 及び174 に対応する。選択ブ
ロックに対応するデータラインの対は、対応する列デコ
ーダを介しブロック内のビットラインの対に接続され
る。

書込みモードでは、書込みグローバルデータラインWGDL
及び補数書込みグローバルデータライン＊WGDLは選択デ
ータライン対に接続される。ブロック167 が選択された
ものと仮定する。列デコーダ部分176 は選択ビットライ
ン対をデータライン164 及び165 に接続する。データラ
イン選択信号 DLS３及び補数データライン選択信号＊ D
LS３は、それぞれ論理高及び論理低であることによりデ
ータライン164 及び165 が選択されたことを指示する。
伝送ゲート146 及び147 は、導通となることにより応動
し、書込みグローバルデータラインWGDL及び補数書込み
グローバルデータライン＊WGDLをデータライン164 及び
165 にそれぞれ接続する。従って、書込みドライバ出力
信号WD及び補数書込みドライバ出力信号＊WDは、実質的
な電圧降下なしにブロック167 の選択ビットライン対に
接続される。選択ビットライン対は、フルレイル分離(f
ull railseparation) に分極される。選択ビットライン
の一方は、電源端子の電圧VDD の論理高に書込まれ、他
方は接地の論理低に書込まれるであろう。先行技術で
は、論理高ビットラインは、電源端子の電圧VDD よりＮ
チャネルしきい値電圧引いた電圧に書込まれた。通常の
SRAMにおいては、交さ結合部の記憶素子にビットライン
を接続させるＮチャネルトランジスタが存在するため
に、これは十分であると考えられた。このＮチャネルト
ランジスタはワードラインによりイネーブルにされる。
各メモリセルにたいし、２つのそのようなＮチャネルト
ランジスタ、即ちビットライン対の各ビットラインにた
いし、一方がワードラインによりイネーブルされるトラ
ンジスタが存在する。

読出しモードにおいて、 NORゲート102 は、読出しモー
ドの間、論理高であるデータイン書込みイネーブル信号
＊WED のために論理低の出力を与えるように強制され
る。論理低における NORゲート102 の出力により、内部
データイン信号DI及び補数内部データイン信号＊DIは、
夫々論理高及び論理低において与えられる。 NORゲート
102 及び122 の出力は、共に、読出しモードで論理高で
ある書込みドライバ書込みイネーブル信号＊WEW によ
り、論理低の出力を与えるように強制される。NOR ゲー
ト121 及び122 の論理低出力により、NANDゲート123 及
び124 は両方ともに論理高出力を与えるように強制され
る。また、NANDゲート123 及び124 の出力は、チップ選
択の間即ち、スタティックランダムアクセスメモリ10が
非選択で書込みイネーブルチップ選択信号CSW が論理低
において与えられる状況では、ともに論理高出力にされ
る。インバータ126 及び128 は、ともに、NANDゲート12
3 及び124 の論理高出力に応答し、論理低出力を与え
る。インバータ127 及び129 は、インバータ126 及び12
8 の論理低出力に応答し、論理高出力を供給する。イン
バータ126 及び128 の論理低出力は、Ｎチャネルトラン
ジスタ133 、134 、135 、及び136 を非導通にする。イ
ンバータ127 及び129 論理高出力は、Ｐチャネルトラン
ジスタ131 及び132 を非導通にする。書込みドライバ出
力信号WD及び補数書込みドライバ出力信号＊WDを駆動す
る全トランジスタ、即ち、トランジスタ131 −136 は非
導通となる。そこで、ノード151 及び152 は、読出しモ
ードの間、または、チップ選択の間、高インピダンスを
与える。これは、通常は書込みドライバ出力信号WD及び
補数書込みドライバ出力信号＊WDにたいするトライステ
ート(tri-state) として知られている。読出しモードに
おいて、また伝送ゲート140 −147 の導電率状態を制御
する信号は、これら伝送ゲートを非導通状態に保持す
る。このトライステート状態は、また、書込みモードに
おいてすら、同時に瞬間的に論理高になるデータ信号Ｄ
１及びデータ信号＊Ｄ１に応答して、瞬間的に存在す
る。

読出しモードより書込モードへの切換えに応答して、デ
ータイン書込みイネーブル信号＊WED 及び書込みドライ
バ書込みイネーブル信号＊WED は論理低にスイッチし、
NOR ゲート102 、121 、及び122 をイネーブルにし、デ
ータ入力、データ信号Ｄ１、補数内部データイン信号＊
DI、及び内部データイン信号DIにそれぞれ応答する。書
込みイネーブルチップ選択信号CSW は論理高である故
に、NANDゲート123 及び124 は、 NORゲート121 及び12
2 出力に応答する。データ信号Ｄ１が論理高とすれば、
論理高は選択メモリセルに書込まれることを指示し、内
部データイン信号DI及び補数内部データイン信号＊DIは
それぞれ論理高及び論理低に駆動される。 NORゲート12
2 は、NANDゲート124 に論理低出力を与えることにより
応動し、そこでNANDゲート124 はインバータ128 に論理
高出力を供給する。インバータ128 は、論理低出力を与
えることにより応答する。 NORゲート121 は、NANDゲー
ト123 に論理高出力を与えることにより応答し、NANDゲ
ート123 はインバータ126 に論理低を与えることにより
応答する。インバータ126 は論理高出力をインバータ12
7 に供給し、インバータ127 は、論理低を出力を与える
ことによって応答する。

インバータ127 がインバータ126 の論理高出力に応答す
るかぎり、Ｎチャネルトランジスタ134 及び136 は、ま
た、導通となることにより応答する。Ｎチャネルトラン
ジスタ134 の導通はノード151 に電流を供給するので、
書込みドライバ出力信号WDは論理高に付勢されるであろ
う。Ｎチャネルトランジスタ136 は導通となると、ノー
ド152 を接地にひっぱりこみ、補数書込みドライバ出力
信号＊WDを論理低にする、インバータ129 が、まだ論理
高を与え、インバータ128 がチップ非選択または、書込
みモードに先行する読出しモードを与えることを考慮す
れば、トランジスタ132 及び133 は非導通のままであ
る。次に補数書込みドライバ出力信号＊WDは、補数書込
みグローバルデータライン＊WGDL上には論理低として存
在する。論理低を与えるインバータ127 は、Ｐチャネル
トランジスタ131 を導通になるようにする。導通状態に
あるＰチャネルトランジスタ131 は、ノード151 をずっ
と電源端子の電圧VDD にする。Ｎチャネルトランジスタ
134 はノード151 を、単に電源端子の電圧VDD より１Ｎ
チャネルしきい値電圧だけ低くする。Ｎチャネルトラン
ジスタ134 は、書込みドライバ出力信号WDの電圧上昇の
初期にその高速上昇を提供するのに有効である。初期に
は、Ｎチャネルトランジスタ134 は、高いゲート−ソー
ス電圧を有するので、Ｎチャネルトランジスタ134 は高
導通である。ノード151 の電圧が上昇するにつれ、ゲー
ト−ソース電圧は減衰するので、Ｎチャネルトランジス
タ134 は導通性が悪くなる。Ｎチャネルトランジスタ13
4 の導通性が悪くなるにつれ、Ｐチャネルトランジスタ
131 は導通となり、Ｎチャネルトランジスタ134 がノー
ド151 の電圧を上昇させるのを助ける。したがって、書
込みドライバ出力信号WDの論理高出力の供給のためＰチ
ャネルトランジスタ131 、またはＮチャネルトランジス
タ134 の一方のみが使用される場合よりも、書込みドラ
イバ出力信号WDは、電源端子の電圧VDD より１Ｎチャネ
ルしきい値電圧だけ低い電位に早く上昇する。書込みド
ライバ出力信号WDが電源端子の電圧VDD より１しきい値
電圧低くなると、Ｎチャネルトランジスタ134 は非導通
となり、Ｐチャネルトランジスタ131 は、電源端子の電
圧VDD に到達するまで引続きノード151 を付勢し続け
る。伝送ゲート140 −147 の選択対は選択データライン
対に低抵抗パスを与える。

伝送ゲート140 −147 がＮチャネルトランジスタのみに
より交換されるものとすれば、書込みグローバルデータ
ラインWGDLに存在するキャパシタンスにより発生される
外に、選択データラインの電圧上昇時間にある悪化があ
るであろう。ある信号を受信するノードまたはライン
は、すべて、それに関連するキャパシタンスを有する。
書込みグローバルデータラインWGDLは充電されなければ
ならないキャパシタンスを有する。データラインは、ま
た、充電及び放電されなければならないビットラインと
同様なキャパシタンスを有する。充電率は、信号をノー
ドまたはラインに接続する結合回路の抵抗よって影響さ
れる。

抵抗が大きければ、上昇時間に大きな不利な影響を生ず
るであろう。接続する信号の電圧が増加するにつれ、Ｎ
チャネルカップリング用（結合用）トランジスタは大き
い抵抗を持つであろう。カップリングトランジスタは電
源端子の電圧VDD をゲートに接続させるものと仮定しよ
う。接続されている電圧が電源端子の電圧VDD より１Ｎ
チャネルしきい値電圧だけ低くなるとともに、トランジ
スタは殆んど非導通になり、充電されるノードまたはラ
インの充電率を減少するであろう。充電率の減少は、電
圧上昇の速度も減少されることを意味する。最終電圧は
そこで、非常にゆっくり到達される。信号が電源端子の
電圧VDD より１しきい値電圧だけ低くなれば、ゲート−
ソース電圧は、もはや１しきい値電圧を越えないので、
カップリングトランジスタは非導通である。そこで到達
される最終電圧は電源端子の電圧VDD より１Ｎチャネル
しきい値電圧だけ低い。

伝送ゲート140 −147 のうちの一対はイネーブルであ
る。伝送ゲート140 及び141 がイネーブルの伝送ゲート
であると仮定しよう。これは、データライン選択信号 D
LS０及び補数データライン選択信号＊ DLS０が論理高及
び論理低にそれぞれなることにより達成される。書込み
グローバルデータラインWGDLに存在する論理高は、伝送
ゲート140 の低抵抗パスを通りデータライン37に接続さ
れる。先行技術において、書込みドライバ及びデータラ
イン間の接続は、昇圧時間に損失を伴ってＮチャネルト
ランジスタのみにより達成された。補数書込みグローバ
ルデータライン＊WGDLの論理低はデータライン38に伝送
ゲート141 を介し接続される。

データラインは、伝送ゲート対を介しビットライン対に
接続される。第２図に図示されるビットライン58及び59
が選択されるものと仮定する。その場合には、結合トラ
ンジスタ41 −44 は、それぞれ論理高及び論理低である
列デコーダ出力信号CD１及び列デコーダ出力信号＊CD１
により、導通にされる。結合トランジスタ41及び42は、
データライン37をビットライン58に接続する伝送ゲート
を形成する。結合トランジスタ43及び44は、データライ
ン38をビットライン59に接続する伝送ゲートを形成す
る。書込みドライバ120 より論理高を受信するデータラ
イン37の本実施例では、ビットライン58は論理高にまた
充電される。伝送ゲートはデータライン37の論理高をビ
ットライン58に接続する故に、昇圧時間の損失は殆んど
ない。電源端子の電圧VDD のデータライン37上の論理高
はまた、ビットライン58に電源端子の電圧VDD として接
続される。ビットライン58は、そこで、改良された書込
みドライバ120 のため、及び、結合トランジスタ41及び
42よりなる伝送ゲートの使用とともに、ノード151 とデ
ータライン37の間の伝送ゲート138 及び140 の使用のた
めに、先行技術より、より高速度で充電される。ビット
ラインとデータラインの間の伝送ゲートの使用は、過去
においてもデータ検出を最良にするものとして知られて
いた。フルレイル(full rail) 書込み信号及びデータラ
イン間の伝送ゲートを使用する利点は、前には認識され
ていなかった。

書込みドライバ120 よりデータライン38に接続される論
理低は、結合トランジスタ43及び44よりなる伝送ゲート
を介し、ビットライン59に接続される。ビットライン59
に供給される論理低は接地であるので、ビットライン58
及び59の間にはフルレイル(full rail) 分離が存在す
る。この結果、先行技術よりも改良された書込み速度が
得られる。

以下本発明の実施の態様を列記する。

複数のメモリセルを、ワードライン及びビットライン対
にその交点にて結合させ、各メモリセルは、結合されて
いるワードラインがイネーブルである時、結合されてい
るビットライン対からデータを受信し又はビットライン
対へデータを与え、 行デコーダは、ワードラインに結合され、行アドレスに
よって決定されるように選択ワードラインをイネーブル
にし、 第１振幅の第１電源電圧を受信する第１電源端子、第２
振幅の第２電源電圧を受信する第２電源端子、データラ
イン対を、列アドレスにより決定されるような選択ビッ
トライン対に結合させる列デコーダ、選択ビットライン
対を介し選択メモリセルにデータが書込まれる書込みモ
ード、 を具えるメモリにおいて、 書込みモードへのメモリ切換えに応答して、第１振幅の
電圧において第１書込み信号を与え、第１論理状態にあ
るデータ入力信号に応答して第２振幅の電圧において第
２書込み信号を与える段階、実質的に電圧損失なしに第
１書込み信号をデータライン対の第１データラインに結
合させる段階、実質的に電圧損失なしに第２書込み信号
をデータライン対の第２データ・ラインに係合させる段
階、を具えるメモリ書込み方法。

【図面の簡単な説明】

第１図は、本発明の好ましい実施例にもとづく発明の構
成図である。 第２図は、本発明の好ましい実施例にもとづく第１図の
メモリの一部分の回路図である。 第３図は、本発明の好ましい実施例にもとづく構成，論
理，及び回路図の組合せを示す。 第４図は、第３図に図示されるメモリの部分の動作の理
解に有用なタイミング図である。 第５図は、第１図のメモリに使用されるデータインバッ
ファの回路図である。 第６図は、第１図のメモリに使用される本発明の好まし
い実施例にもとづく書込みドライバの回路図である。 第７図は、第６図の書込みドライバの動作を理解するの
に有用な第１図のメモリの一部分の構成図である。 10……スタティックランダムアクセスメモリ(SRAM) 11……アレイ 12……行デコーダ 13……行アドレスバッファ 14……列デコーダ 15……ビットライン等化回路 16、37、38、160 、161 、162 、163 、164 、165 ……
データライン 17……データＩ／Ｏ回路 18……書込みイネーブルバッファ 19……書込みイネーブルアドレス変化検出器 21、22……アドレス変化総和回路 23……列アドレス変化検出器 24……列アドレスバッファ 26……チップ選択バッファ 27、28……ワードライン 29、30……ビットライン対 36……データライン対 39、56、57……等化回路 41〜48……結合トランジスタ 51、52、53、54……メモリセル 58、59……ビットライン 60、61……ビットライン 63、64、66、67、71、72、84、85、133-136 ……Ｎチャ
ネルトランジスタ 65、68、73、82、83、131 、132 ……Ｐチャネルトラン
ジスタ 74……CMOSインバータ 76……制御パルス回路 77……行アドレス変化検出及び総和（加算）回路 78……遅延バッファ回路 79……遅延回路 80、87、103-107 、126-129 ……インバータ 81、108 、109 、123 、124 ……NANDゲート 86、102 、121 、122 ……NOR ゲート 88、151 、152 ……ノード 101 ……データインバッファ 111 、112 ……コンデンサ 120 ……書込みドライバ 140 〜147 ……伝送ゲート ＊CS……チップ選択信号 ＊CSI ……内部チップ選択信号 CSW ……書込みイネーブルチップ選択信号 ＊WE……書込みイネーブル信号 ＊WEI ……内部書込みイネーブル信号 ＊WEW ……書込みドライバ書込みイネーブル信号 D 、 D１……データ信号 DI……内部データイン信号 ＊DI……補数内部データイン信号 C０、 C１、…CN……列アドレス信号 ＊WET 、＊CSP ……パルス ＊CST ……列総和信号 ＊DLEQ……データライン等化信号 EQP……等化プリチャージ信号 ＊RSP ……行アドレス変化総和信号 ＊EQ……ビットライン等化信号 ＊CDP ……列ディスエーブル信号 RD……行アドレスディスエーブル信号 WD……書込みドライバ出力信号 ＊WD……補数書込みドライバ出力信号 WDE ……書込みドライバイネーブル信号 DRT ……遅延行アドレス変化信号 CD１、CD２、＊CD１、＊CD２……列デコーダ出力信号 WGDL……書込みグローバルデータライン ＊WGDL……補数書込みグローバルデータライン DLS０、DLS１、DLS２、DLS３……データライン選択信号 ＊ DLS０、＊ DLS１、＊DLS２、＊DLS３……補数データ
ライン選択信号 167 〜174 ……ブロック 176 〜183 ……列デコーダ部分 185 〜192 、193 〜200 ……ワードライン部分

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−242583（ＪＰ，Ａ) 特開 昭57−127989（ＪＰ，Ａ) 特開 昭56−13584（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】選択されたビットライン対を介して選択さ
   れたメモリセルにデータが書込まれる書込みモードを有
   するメモリにして、 ワードライン及びビットライン対にそれらの交点にて結
   合され、結合されているワードラインがイネーブルの
   時、その各々が、結合されているビットライン対からデ
   ータを受信し、又は前記ビットライン対にデータを与え
   る複数のメモリセルと、 列アドレスにより決定されるように、データライン対を
   選択されたビットライン対に結合させる列デコーダと、 第１の大きさの第１の電源電圧を受ける第１の電源端子
   と、 第２の大きさの第２の電源電圧を受ける第２の電源端子
   と、 第１の電源端子と第２の電源端子の間に結合され、書込
   みモードへのメモリ切換えに応答して、前記第１の大き
   さの電源電圧で第１の書込み信号を与え、第１の論理状
   態にあるデータ入力信号に応答して、前記第２の大きさ
   の電源電圧で第２の書込み信号を与える書込みドライバ
   ー装置と、 第１の書込み信号を受信するカップリング入力と、第１
   及び第２の相補書込み制御信号を受信する第１及び第２
   の制御入力と、データライン対の第１のデータラインに
   結合されるカップリング出力とを有する第１の伝送ゲー
   トと、 前記第２の書込み信号を受信するカップリング入力と、
   第１及び第２の相補書込み制御信号を受信する第１及び
   第２の制御入力と、データライン対の第２のデータライ
   ンに結合されるカップリング出力とを有する第２の伝送
   ゲートと、 を具える高速書込みメモリ。
2. 【請求項２】前記列デコーダは、複数の伝送ゲートを具
   え、前記データライン対及びそれぞれのビットラインに
   結合されて、行アドレスによって選択されたビットライ
   ン対を前記データライン対に結合させるように選択的に
   イネーブルにされていることを特徴とする特許請求の範
   囲第１項記載の高速書込みメモリ。