JPH0616360B2 - Ｍｏｓ型リ−ドオンリ−メモリ装置 - Google Patents
Ｍｏｓ型リ−ドオンリ−メモリ装置Info
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- JPH0616360B2 JPH0616360B2 JP17086885A JP17086885A JPH0616360B2 JP H0616360 B2 JPH0616360 B2 JP H0616360B2 JP 17086885 A JP17086885 A JP 17086885A JP 17086885 A JP17086885 A JP 17086885A JP H0616360 B2 JPH0616360 B2 JP H0616360B2
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- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＭＯＳトランジスタで構成されるＭＯＳ型リ
ードオンリーメモリ装置（読出し専用記憶装置、以下Ｒ
ＯＭという）に関するものである。
ードオンリーメモリ装置（読出し専用記憶装置、以下Ｒ
ＯＭという）に関するものである。
（従来の技術） 従来、このような分野の技術としては、特公昭５０−７
８９６号公報、特開昭５６−１６５９８３号公報、特公
昭５７−１３０７９号公報等に記載されるものがあっ
た。以下、その構成を図を用いて説明する。
８９６号公報、特開昭５６−１６５９８３号公報、特公
昭５７−１３０７９号公報等に記載されるものがあっ
た。以下、その構成を図を用いて説明する。
第２図は、従来のＲＯＭの一構成例を示す回路図であ
る。
る。
このＲＯＭは、８ワード×（ｍ＋１）ビット構成をな
し、３入力８出力のアドレスデコーダ１と、ノア（ＮＯ
Ｒ）型で構成された８ワード×（ｍ＋１）ビットのメモ
リセルマトリクス２とを、備えている。
し、３入力８出力のアドレスデコーダ１と、ノア（ＮＯ
Ｒ）型で構成された８ワード×（ｍ＋１）ビットのメモ
リセルマトリクス２とを、備えている。
アドレスデコーダ１は、その入力側にアドレス入力端子
３−０〜３−２が、その出力側にワード線４−０〜４−
７がそれぞれ接続され、アドレス入力端子３−０〜３−
２に入力されるコード化されたアドレス信号Ａ０〜Ａ２
を解読し、ワード線４−０〜４−７のうちの一本の選択
する回路である。メモリセルマトリクス２は、ワード線
４−０〜４−７とビット線５−０〜５−ｍとの交叉箇所
に接続されたＮチャネルＭＯＳトランジスタ（以下、Ｎ
ＭＯＳという）からなるメモリセル６−００〜６−７ｍ
を有している。各メモリセル６−００〜６−７ｍは、そ
のドレインがビット線５−０〜５−ｍに、そのゲートが
ワード線４−０〜４−７にそれぞれ接続され、さらにそ
のソースが接地電位ＶＳＳ（＝０ｖ）に保持されてい
る。
３−０〜３−２が、その出力側にワード線４−０〜４−
７がそれぞれ接続され、アドレス入力端子３−０〜３−
２に入力されるコード化されたアドレス信号Ａ０〜Ａ２
を解読し、ワード線４−０〜４−７のうちの一本の選択
する回路である。メモリセルマトリクス２は、ワード線
４−０〜４−７とビット線５−０〜５−ｍとの交叉箇所
に接続されたＮチャネルＭＯＳトランジスタ（以下、Ｎ
ＭＯＳという）からなるメモリセル６−００〜６−７ｍ
を有している。各メモリセル６−００〜６−７ｍは、そ
のドレインがビット線５−０〜５−ｍに、そのゲートが
ワード線４−０〜４−７にそれぞれ接続され、さらにそ
のソースが接地電位ＶＳＳ（＝０ｖ）に保持されてい
る。
各ビット線５−０〜５−ｍは、その一端に負荷用のＰチ
ャネルＭＯＳトランジスタ（以下、ＰＭＯＳという）７
−０〜７−ｍが、その他端にインバータからなるセンス
回路８−０〜８−ｍがそれぞれ接続されている。各ＰＭ
ＯＳ７−０〜７−ｍは、そのドレインが各ビット線８−
０〜８−ｍに接続されると共に、そのソースに電源電位
ＶＤＤが、そのゲートに接地電位ＶＳＳがそれぞれ印加
される。センス回路８−０〜８−ｍは、その入力端子が
ビット線５−０〜５−ｍに、その出力端子が出力端子９
−０〜９−ｍにそれぞれ接続され、ビット線５−０〜５
−ｍの信号を読取ってその出力信号Ｏ０〜Ｏｍを出力端
子９−０〜９−ｍへ送出する回路である。
ャネルＭＯＳトランジスタ（以下、ＰＭＯＳという）７
−０〜７−ｍが、その他端にインバータからなるセンス
回路８−０〜８−ｍがそれぞれ接続されている。各ＰＭ
ＯＳ７−０〜７−ｍは、そのドレインが各ビット線８−
０〜８−ｍに接続されると共に、そのソースに電源電位
ＶＤＤが、そのゲートに接地電位ＶＳＳがそれぞれ印加
される。センス回路８−０〜８−ｍは、その入力端子が
ビット線５−０〜５−ｍに、その出力端子が出力端子９
−０〜９−ｍにそれぞれ接続され、ビット線５−０〜５
−ｍの信号を読取ってその出力信号Ｏ０〜Ｏｍを出力端
子９−０〜９−ｍへ送出する回路である。
次に動作について説明する。
例えば、メモリセルマトリクス２内のメモリセル６−０
０，６−０（ｍ−１），６−１１，６−３０，６−３
ｍ，６−７１に、データが書込まれているとする。
０，６−０（ｍ−１），６−１１，６−３０，６−３
ｍ，６−７１に、データが書込まれているとする。
アドレス信号Ａ０〜Ａ２がアドレスデコーダ１に入力さ
れ、このアドレスデコーダ１によってワード線４−０が
選択されると、このワード線４−０が“Ｈ”レベルに、
他のワード線４−１〜４−７が“Ｌ”レベルとなる。す
ると、ワード線４−０に接続されたメモリセル６−０
０，６−０（ｍ−１）のみがオンし、ビット線５−０，
５−（ｍ−１）が“Ｌ”レベル、他のビット線５−１〜
５−（ｍ−２），５−ｍが“Ｈ”レベルとなる。各ビッ
ト線５−０〜５−ｍの信号は、センス回路８−０〜８−
ｍにより読取られ、その反転信号が出力信号Ｏ０〜Ｏｍ
（但し、Ｏ０，Ｏ（ｍ−１）のみが“Ｈ”レベル、他は
“Ｌ”レベル）として出力される。
れ、このアドレスデコーダ１によってワード線４−０が
選択されると、このワード線４−０が“Ｈ”レベルに、
他のワード線４−１〜４−７が“Ｌ”レベルとなる。す
ると、ワード線４−０に接続されたメモリセル６−０
０，６−０（ｍ−１）のみがオンし、ビット線５−０，
５−（ｍ−１）が“Ｌ”レベル、他のビット線５−１〜
５−（ｍ−２），５−ｍが“Ｈ”レベルとなる。各ビッ
ト線５−０〜５−ｍの信号は、センス回路８−０〜８−
ｍにより読取られ、その反転信号が出力信号Ｏ０〜Ｏｍ
（但し、Ｏ０，Ｏ（ｍ−１）のみが“Ｈ”レベル、他は
“Ｌ”レベル）として出力される。
（発明が解決しようとする問題点） しかしながら、上記構成のＲＯＭでは、読取り動作中、
例えばメモリセル６−００，６−０（ｍ−１）を介して
電源電流が流れ続けるため、消費電力が大きくなる。特
に、メモリセルマトリクス２が大形化して選択されるビ
ット数が多くなると、読取り動作中の消費電力が増加す
るばかりか、電源電位の変動等によって読取り動作が不
安定になるという問題点があった。
例えばメモリセル６−００，６−０（ｍ−１）を介して
電源電流が流れ続けるため、消費電力が大きくなる。特
に、メモリセルマトリクス２が大形化して選択されるビ
ット数が多くなると、読取り動作中の消費電力が増加す
るばかりか、電源電位の変動等によって読取り動作が不
安定になるという問題点があった。
本発明は、前記従来技術が持っていた問題点として、読
取り動作中における消費電力の大きい点、及び読取り動
作の不安定性の点について解決したＲＯＭを提供するも
のである。
取り動作中における消費電力の大きい点、及び読取り動
作の不安定性の点について解決したＲＯＭを提供するも
のである。
（問題点を解決するための手段） 本発明は、前記問題点を解決するために、アドレス信号
に基づいて選択される複数のワード線と、各々負荷ＭＯ
Ｓトランジスタを介して第１の電源電位に接続された複
数のビット線と、複数のメモリセルとを、備えたＲＯＭ
において、次のような手段を講じている。ここで、複数
のメモリセルは、前記複数のワード線の何れかに結合さ
れた情報記憶用のＭＯＳトランジスタで構成され、該結
合されたワード線の選択時に記憶情報に基づいて前記複
数のビット線中の対応するビット線を、前記第１の電源
電位に基づく電位レベル又は第２の電源電位レベルに基
づく電位レベルの何れかにする機能を有している。
に基づいて選択される複数のワード線と、各々負荷ＭＯ
Ｓトランジスタを介して第１の電源電位に接続された複
数のビット線と、複数のメモリセルとを、備えたＲＯＭ
において、次のような手段を講じている。ここで、複数
のメモリセルは、前記複数のワード線の何れかに結合さ
れた情報記憶用のＭＯＳトランジスタで構成され、該結
合されたワード線の選択時に記憶情報に基づいて前記複
数のビット線中の対応するビット線を、前記第１の電源
電位に基づく電位レベル又は第２の電源電位レベルに基
づく電位レベルの何れかにする機能を有している。
そして、本発明では、前記アドレス信号の変化を検出し
た後一定期間、第１の論理レベルとなり、他の期間第２
の論理レベルとなるクロック信号を出力するクロック信
号発生回路と、前記各負荷ＭＯＳトランジスタのゲート
に各々接続された複数の充電制御回路とを設けている。
前記各充電制御回路を、前記負荷ＭＯＳトランジスタの
ゲートに接続され、前記クロック信号が前記第１の論理
レベルの期間、前記負荷ＭＯＳトランジスタをオン状態
とする第１のスイッチ回路と、前記負荷ＭＯＳトランジ
スタのゲートに接続された出力端子を有する第２のスイ
ッチ回路とで、構成している。
た後一定期間、第１の論理レベルとなり、他の期間第２
の論理レベルとなるクロック信号を出力するクロック信
号発生回路と、前記各負荷ＭＯＳトランジスタのゲート
に各々接続された複数の充電制御回路とを設けている。
前記各充電制御回路を、前記負荷ＭＯＳトランジスタの
ゲートに接続され、前記クロック信号が前記第１の論理
レベルの期間、前記負荷ＭＯＳトランジスタをオン状態
とする第１のスイッチ回路と、前記負荷ＭＯＳトランジ
スタのゲートに接続された出力端子を有する第２のスイ
ッチ回路とで、構成している。
第２のスイッチ回路は、前記クロック信号が前記第１の
論理レべルの期間、該出力端子から見たインピーダンス
がハイインピーダンス状態となり、前記クロック信号が
前記第２の論理レベルの期間、前記負荷ＭＯＳトランジ
スタに接続されたビット線の電位レベルが前記第２の電
源電位レベルに基づく時、前記負荷ＭＯＳトランジスタ
をオフ状態とし、前記クロック信号が前記第２の論理レ
ベルの期間、前記負荷ＭＯＳトランジスタに接続された
ビット線の電位レベルが前記第１の電源電位レベルに基
づく時、前記負荷ＭＯＳトランジスタをオン状態とする
機能を有している。
論理レべルの期間、該出力端子から見たインピーダンス
がハイインピーダンス状態となり、前記クロック信号が
前記第２の論理レベルの期間、前記負荷ＭＯＳトランジ
スタに接続されたビット線の電位レベルが前記第２の電
源電位レベルに基づく時、前記負荷ＭＯＳトランジスタ
をオフ状態とし、前記クロック信号が前記第２の論理レ
ベルの期間、前記負荷ＭＯＳトランジスタに接続された
ビット線の電位レベルが前記第１の電源電位レベルに基
づく時、前記負荷ＭＯＳトランジスタをオン状態とする
機能を有している。
（作 用） 本発明によれば、以上のようにＲＯＭを構成したので、
クロック信号発生回路は、情報の読出しの際のアドレス
信号の変化を検出すると、クロック信号を出力する。こ
のクロック信号は、アドレス信号の変化の検出後、一定
期間第１の論理レベルとなり、他の期間第２の論理レベ
ルとなる。第１及び第２のスイッチ回路で構成される充
電制御回路は、クロック信号発生回路から出力されるク
ロック信号に基づき、ビット線を第１の電源電位に接続
する負荷ＭＯＳトランジスタのオン，オフ状態を制御す
る。
クロック信号発生回路は、情報の読出しの際のアドレス
信号の変化を検出すると、クロック信号を出力する。こ
のクロック信号は、アドレス信号の変化の検出後、一定
期間第１の論理レベルとなり、他の期間第２の論理レベ
ルとなる。第１及び第２のスイッチ回路で構成される充
電制御回路は、クロック信号発生回路から出力されるク
ロック信号に基づき、ビット線を第１の電源電位に接続
する負荷ＭＯＳトランジスタのオン，オフ状態を制御す
る。
この際、第１のスイッチ回路は、クロック信号が第１の
論理レベルである期間、負荷ＭＯＳトランジスタをオン
状態にし、ビット線を充電する。そして、第２のスイッ
チ回路は、クロック信号が第１の論理レベルである期
間、第１のスイッチ回路が負荷ＭＯＳトランジスタを制
御できるように、ハイインピーダンス状態となり、さら
に、クロック信号が第２の論理レベルとなった時、ビッ
ト線の電位レベルに基づいて負荷ＭＯＳトランジスタを
オン，オフする。
論理レベルである期間、負荷ＭＯＳトランジスタをオン
状態にし、ビット線を充電する。そして、第２のスイッ
チ回路は、クロック信号が第１の論理レベルである期
間、第１のスイッチ回路が負荷ＭＯＳトランジスタを制
御できるように、ハイインピーダンス状態となり、さら
に、クロック信号が第２の論理レベルとなった時、ビッ
ト線の電位レベルに基づいて負荷ＭＯＳトランジスタを
オン，オフする。
この第２のスイッチ回路が負荷ＭＯＳトランジスタをオ
フ状態にするのは、第１のスイッチ回路によって負荷Ｍ
ＯＳトランジスタをオンし、ビット線を充電した後にお
いて、該ビット線が第２の電源電位レベルに基づく電位
レベルである時（即ち、第１の電源電位からビット線及
びメモリセルを介して第２の電源電位へ電流が流れる
時）である。又、この第２のスイッチ回路が負荷ＭＯＳ
トランジスタをオン状態にするのは、第１のスイッチ回
路によって負荷ＭＯＳトランジスタをオンし、ビット線
を充電した後において、該ビット線が第１の電源電位レ
ベルに基づく電位レベルである時（即ち、ビット線に電
流の流れがない時）である。
フ状態にするのは、第１のスイッチ回路によって負荷Ｍ
ＯＳトランジスタをオンし、ビット線を充電した後にお
いて、該ビット線が第２の電源電位レベルに基づく電位
レベルである時（即ち、第１の電源電位からビット線及
びメモリセルを介して第２の電源電位へ電流が流れる
時）である。又、この第２のスイッチ回路が負荷ＭＯＳ
トランジスタをオン状態にするのは、第１のスイッチ回
路によって負荷ＭＯＳトランジスタをオンし、ビット線
を充電した後において、該ビット線が第１の電源電位レ
ベルに基づく電位レベルである時（即ち、ビット線に電
流の流れがない時）である。
これにより、低消費電力化が図れると共に、確実な読出
し動作が行える。従って、前記問題点を除去できるので
ある。
し動作が行える。従って、前記問題点を除去できるので
ある。
（実施例） 第１図は、本発明の第１の実施例を示すＲＯＭの回路図
である。なお、第２図中の要素と同一の要素には同一の
符号が付されている。
である。なお、第２図中の要素と同一の要素には同一の
符号が付されている。
そしてこの実施例が従来の第２図と異なる点は、アドレ
ス入力端子３−０〜３−２にクロック信号発生回路２０
を接続すると共に、そのクロック信号発生回路２０の出
力端子に、一定時間幅のクロック信号φを送出する信号
線２１−１と、クロック信号φの反転信号を送出する
信号線２１−２とを接続し、その信号線２１−１，２１
−２に、各ビット線５−０〜５−ｍに対応する充電制御
回路５０−０〜５０−ｍを接続したことである。
ス入力端子３−０〜３−２にクロック信号発生回路２０
を接続すると共に、そのクロック信号発生回路２０の出
力端子に、一定時間幅のクロック信号φを送出する信号
線２１−１と、クロック信号φの反転信号を送出する
信号線２１−２とを接続し、その信号線２１−１，２１
−２に、各ビット線５−０〜５−ｍに対応する充電制御
回路５０−０〜５０−ｍを接続したことである。
ここで、クロック信号発生回路２０は、アドレス信号Ａ
０〜Ａ２のうちの少なくとも１つの変化を検出して一定
時間幅の正，負一対のクロック信号φ，を発生する回
路であり、例えば上記文献（特開昭５６−１６５９８３
号公報）に記載された第３図のような回路で構成されて
いる。
０〜Ａ２のうちの少なくとも１つの変化を検出して一定
時間幅の正，負一対のクロック信号φ，を発生する回
路であり、例えば上記文献（特開昭５６−１６５９８３
号公報）に記載された第３図のような回路で構成されて
いる。
第３図のクロック信号発生回路２０は、複数のインバー
タ及びナンドゲートからなる信号遅延回路２１−０〜２
１−２を有し、この信号遅延回路２１−０〜２１−２に
よってアドレス信号Ａ０〜Ａ２から所定のパルス幅の信
号φ０Ｌ〜φ２Ｌ及びφ０Ｈ〜φ２Ｈが作られる。信号
φ０Ｌ〜φ２Ｌ，φ０Ｈ〜φ２Ｈは、ドレインが共通接
続された複数のＮＭＯＳ２２−０〜２２−５の各ゲート
に並列に与えられる。ＮＭＯＳ２２−０〜２２−５は、
そのソースに第２の電源電位（例えば、接地電位ＶＳ
Ｓ）が印加され、さらにそのドレインが共通接続されて
ＰＭＯＳ２３のドレインに接続されている。ＰＭＯＳ２
３は、そのソースに第１の電源電位（例えば、電源電位
ＶＤＤ）が、そのゲートに接地電位ＶＳＳがそれぞれ印
加されている。ＭＯＳ２２−０〜２２−５のドレイン共
通接続点の信号は、インバータ２４で反転されてクロッ
ク信号φとなり、さらにこのクロック信号φがインバー
タ２５で反転されてとなる。
タ及びナンドゲートからなる信号遅延回路２１−０〜２
１−２を有し、この信号遅延回路２１−０〜２１−２に
よってアドレス信号Ａ０〜Ａ２から所定のパルス幅の信
号φ０Ｌ〜φ２Ｌ及びφ０Ｈ〜φ２Ｈが作られる。信号
φ０Ｌ〜φ２Ｌ，φ０Ｈ〜φ２Ｈは、ドレインが共通接
続された複数のＮＭＯＳ２２−０〜２２−５の各ゲート
に並列に与えられる。ＮＭＯＳ２２−０〜２２−５は、
そのソースに第２の電源電位（例えば、接地電位ＶＳ
Ｓ）が印加され、さらにそのドレインが共通接続されて
ＰＭＯＳ２３のドレインに接続されている。ＰＭＯＳ２
３は、そのソースに第１の電源電位（例えば、電源電位
ＶＤＤ）が、そのゲートに接地電位ＶＳＳがそれぞれ印
加されている。ＭＯＳ２２−０〜２２−５のドレイン共
通接続点の信号は、インバータ２４で反転されてクロッ
ク信号φとなり、さらにこのクロック信号φがインバー
タ２５で反転されてとなる。
このような構成のクロック信号発生回路２０では、アド
レス信号Ａ０〜Ａ２のうちのいずれか１つが“Ｈ”レベ
ルから“Ｌ”レベルに変化すると、φ０Ｌ〜φ２Ｌのう
ちの１つが発生し、又アドレス信号Ａ０〜Ａ２のうちの
いずれか１つが“Ｌ”レベルから“Ｈ”レベルに変化す
ると、φ０Ｈ〜φ２Ｈのうちの１つが発生する。φ０Ｌ
〜φ２Ｌ及びφ０Ｈ〜φ２Ｈのうちのいずれか１つが発
生した後は、一定パルス幅のクロック信号φ，が順次
得られる。クロック信号φ，のパルス幅は、負荷用Ｐ
ＭＯＳ２３の負荷特性によって決定される。
レス信号Ａ０〜Ａ２のうちのいずれか１つが“Ｈ”レベ
ルから“Ｌ”レベルに変化すると、φ０Ｌ〜φ２Ｌのう
ちの１つが発生し、又アドレス信号Ａ０〜Ａ２のうちの
いずれか１つが“Ｌ”レベルから“Ｈ”レベルに変化す
ると、φ０Ｈ〜φ２Ｈのうちの１つが発生する。φ０Ｌ
〜φ２Ｌ及びφ０Ｈ〜φ２Ｈのうちのいずれか１つが発
生した後は、一定パルス幅のクロック信号φ，が順次
得られる。クロック信号φ，のパルス幅は、負荷用Ｐ
ＭＯＳ２３の負荷特性によって決定される。
又、第１図に示される各充電制御回路５０−０〜５０−
ｍは、クロック信号φ，に基づいて、ビット線５−０
〜５−ｍを電源電位ＶＤＤに接続する負荷用のＰＭＯＳ
７−０〜７−ｍのオン，オフ状態をそれぞれ制御する回
路であり、ＰＭＯＳ５１，５２及びＮＭＯＳ５３，５４
からなる第２のスイッチ回路（トライステート回路）
と、ＮＭＯＳ５５からなる第１のスイッチ回路とで構成
されている。
ｍは、クロック信号φ，に基づいて、ビット線５−０
〜５−ｍを電源電位ＶＤＤに接続する負荷用のＰＭＯＳ
７−０〜７−ｍのオン，オフ状態をそれぞれ制御する回
路であり、ＰＭＯＳ５１，５２及びＮＭＯＳ５３，５４
からなる第２のスイッチ回路（トライステート回路）
と、ＮＭＯＳ５５からなる第１のスイッチ回路とで構成
されている。
トライステート回路は、ＰＭＯＳ５１，５２及びＮＭＯ
Ｓ５３，５４が直列接続され、その一端のＰＭＯＳ５１
のソースには電源電位ＶＤＤが、その他端のＮＭＯＳ５
４のソースには接地電位ＶＳＳがそれぞれ印加される。
ＰＭＯＳ５２及びＮＭＯＳ５３のゲートは入力端子で共
通接続され、さらにその入力端子がビット線５−０に接
続されている。ＰＭＯＳ５１のゲートは信号線２１−１
に、ＮＭＯＳ５４のゲートは信号線２１−２に、それぞ
れ接続されている。ＰＭＯＳ５２のドレインとＮＭＯＳ
５３のドレインとは出力端子で共通接続され、その出力
端子が負荷用ＭＯＳ７−０のゲートに接続されている。
Ｓ５３，５４が直列接続され、その一端のＰＭＯＳ５１
のソースには電源電位ＶＤＤが、その他端のＮＭＯＳ５
４のソースには接地電位ＶＳＳがそれぞれ印加される。
ＰＭＯＳ５２及びＮＭＯＳ５３のゲートは入力端子で共
通接続され、さらにその入力端子がビット線５−０に接
続されている。ＰＭＯＳ５１のゲートは信号線２１−１
に、ＮＭＯＳ５４のゲートは信号線２１−２に、それぞ
れ接続されている。ＰＭＯＳ５２のドレインとＮＭＯＳ
５３のドレインとは出力端子で共通接続され、その出力
端子が負荷用ＭＯＳ７−０のゲートに接続されている。
このようなトライステート回路では、ＰＭＯＳ５１のゲ
ートとＮＭＯＳ５４のゲートにそれぞれクロック信号
φ，が与えられると、出力端子からみた出力インピー
ダンスがハイインピーダンスとなり、又クロック信号
φ，が入力されないと、ビット線５−０の信号に応じ
て“Ｈ”レベル又は“Ｌ”レベルの信号が出力端子に現
われる。
ートとＮＭＯＳ５４のゲートにそれぞれクロック信号
φ，が与えられると、出力端子からみた出力インピー
ダンスがハイインピーダンスとなり、又クロック信号
φ，が入力されないと、ビット線５−０の信号に応じ
て“Ｈ”レベル又は“Ｌ”レベルの信号が出力端子に現
われる。
第１のスイッチ回路を構成するＮＭＯＳ５５は、そのド
レインが負荷用ＭＯＳ７−０のゲート側に、そのゲート
が信号線２１−１にそれぞれ接続され、さらにそのソー
スに接地電位ＶＳＳが印加される。ＮＭＯＳ５５は、ク
ロック信号φに基づいて負荷用ＭＯＳ７−０をアクティ
ブ状態に保持する。
レインが負荷用ＭＯＳ７−０のゲート側に、そのゲート
が信号線２１−１にそれぞれ接続され、さらにそのソー
スに接地電位ＶＳＳが印加される。ＮＭＯＳ５５は、ク
ロック信号φに基づいて負荷用ＭＯＳ７−０をアクティ
ブ状態に保持する。
なお、第１図中、Ｖ０は負荷用ＰＭＯＳ７−０のゲート
電位、Ｉ０はビット線５−０に流れる電流、ＶＢ０はビ
ット線５−０の電位、ＶＷ０はワード線４−０の電位、
ＶＷ１はワード線４−１の電位である。
電位、Ｉ０はビット線５−０に流れる電流、ＶＢ０はビ
ット線５−０の電位、ＶＷ０はワード線４−０の電位、
ＶＷ１はワード線４−１の電位である。
以上のように構成されるＲＯＭの動作を、第４図の信号
波形図を参照しつつ説明する。
波形図を参照しつつ説明する。
第１図のメモリセルマトリクス２において、例えばメモ
リセル６−００，６−０（ｍ−１）はそのドレインがビ
ット線５−０，５−（ｍ−１）に接続されてデータが書
込まれている。
リセル６−００，６−０（ｍ−１）はそのドレインがビ
ット線５−０，５−（ｍ−１）に接続されてデータが書
込まれている。
このような状態において、アドレス信号Ａ０〜Ａ２が
“Ｈ”レベルから“Ｌ”レベルへ変化し、ワード線４−
０の電位ＶＷ０が“Ｌ”レベルから“Ｈ”レベルへ遷移
すると、データが書込まれたメモリセル６−００，６−
０（ｍ−１）がオンする。この際、アドレス信号Ａ０〜
Ａ２の変化によって、クロック信号発生回路２０内に信
号φ０Ｌ〜φ２Ｌが発生し、これによって該クロック信
号発生回路２０からクロック信号φ，が出力されて各
充電制御回路５０−０〜５０−ｍへ与えられる。
“Ｈ”レベルから“Ｌ”レベルへ変化し、ワード線４−
０の電位ＶＷ０が“Ｌ”レベルから“Ｈ”レベルへ遷移
すると、データが書込まれたメモリセル６−００，６−
０（ｍ−１）がオンする。この際、アドレス信号Ａ０〜
Ａ２の変化によって、クロック信号発生回路２０内に信
号φ０Ｌ〜φ２Ｌが発生し、これによって該クロック信
号発生回路２０からクロック信号φ，が出力されて各
充電制御回路５０−０〜５０−ｍへ与えられる。
すると、例えば充電制御回路５０−０において、ＮＭＯ
Ｓ５５はオンし、ＰＭＯＳ７−０のゲート電位Ｖ０を
“Ｌ”レベルに引下げ、該ＰＭＯＳ７−０をオンさせ
る。この際、メモリセルマトリクス２内のメモリセル６
−００がオン状態にあるため、電源電位ＶＤＤ→ＰＭＯ
Ｓ７−０→メモリセル６−００→接地電位ＶＳＳ、とい
う経路でビット線５−０に電流Ｉ０が流れる。ビット線
５−０の電位ＶＢ０は、ＰＭＯＳ７−０のオン抵抗とメ
モリセル６−００のオン抵抗との比で決まり、最終的に
は“Ｌ”レベルとなる。この電位“Ｌ”レベルは、ＰＭ
ＯＳ５２及びＮＭＯＳ５３のゲートに入力されるが、ク
ロック信号φ，によってＰＭＯＳ５１及びＮＭＯＳ５
４がオフしてトライステート回路がハイインピーダンス
状態にあるため、ＰＭＯＳ７−０のゲート電位Ｖ０は何
ら影響を受けず、“Ｌ”レベル状態に維持される。
Ｓ５５はオンし、ＰＭＯＳ７−０のゲート電位Ｖ０を
“Ｌ”レベルに引下げ、該ＰＭＯＳ７−０をオンさせ
る。この際、メモリセルマトリクス２内のメモリセル６
−００がオン状態にあるため、電源電位ＶＤＤ→ＰＭＯ
Ｓ７−０→メモリセル６−００→接地電位ＶＳＳ、とい
う経路でビット線５−０に電流Ｉ０が流れる。ビット線
５−０の電位ＶＢ０は、ＰＭＯＳ７−０のオン抵抗とメ
モリセル６−００のオン抵抗との比で決まり、最終的に
は“Ｌ”レベルとなる。この電位“Ｌ”レベルは、ＰＭ
ＯＳ５２及びＮＭＯＳ５３のゲートに入力されるが、ク
ロック信号φ，によってＰＭＯＳ５１及びＮＭＯＳ５
４がオフしてトライステート回路がハイインピーダンス
状態にあるため、ＰＭＯＳ７−０のゲート電位Ｖ０は何
ら影響を受けず、“Ｌ”レベル状態に維持される。
次に、一定の時間が経過してクロック信号φが“Ｌ”レ
ベル、が“Ｈ”レベルになると、ＮＭＯＳ５５がオフ
すると共に、ＰＭＯＳ５１及びＮＭＯＳ５４がオンして
トライステート回路がハイインピーダンス状態を解除さ
れるため、ビット線５−０の電位ＶＢ０“Ｌ”レベルは
ＰＭＯＳ５２及びＮＭＯＳ５３で反転されて電位“Ｈ”
レベルがＰＭＯＳ７−０のゲートに与えられる。ＰＭＯ
Ｓ７−０のゲートが“Ｈ”レベルになると、該ＰＭＯＳ
７−０はオフし、これによってビット線５−０の電位Ｖ
Ｂ０“Ｌ”レベルが接地電位ＶＳＳへより近づき、この
状態で安定する。
ベル、が“Ｈ”レベルになると、ＮＭＯＳ５５がオフ
すると共に、ＰＭＯＳ５１及びＮＭＯＳ５４がオンして
トライステート回路がハイインピーダンス状態を解除さ
れるため、ビット線５−０の電位ＶＢ０“Ｌ”レベルは
ＰＭＯＳ５２及びＮＭＯＳ５３で反転されて電位“Ｈ”
レベルがＰＭＯＳ７−０のゲートに与えられる。ＰＭＯ
Ｓ７−０のゲートが“Ｈ”レベルになると、該ＰＭＯＳ
７−０はオフし、これによってビット線５−０の電位Ｖ
Ｂ０“Ｌ”レベルが接地電位ＶＳＳへより近づき、この
状態で安定する。
その後、アドレス信号Ａ０〜Ａ２が“Ｌ”レベルから
“Ｈ”レベルへ変化し、アドレスデコーダ１によってワ
ード線４−１が選択されたとする。アドレス信号Ａ０〜
Ａ２の変化により、クロック信号発生回路２０内で信号
φ０Ｈ〜φ２Ｈが発生し、該クロック信号発生回路２０
からクロック信号φ，が出力される。すると、例えば
充電制御回路５０−０において、ＮＭＯＳ５５はオン
し、これによってＰＭＯＳ７−０がオンするため、ビッ
ト線５−０を充電し始める。ここで、ビット線５−０と
ワード線４−１との交叉箇所のメモリセルは、切断され
ているため、該ビット線５−０の電位ＶＢ０が“Ｈ”レ
ベルとなる。この“Ｈ”レベルはＰＭＯＳ５２及びＮＭ
ＯＳ５３のゲートに印加される。
“Ｈ”レベルへ変化し、アドレスデコーダ１によってワ
ード線４−１が選択されたとする。アドレス信号Ａ０〜
Ａ２の変化により、クロック信号発生回路２０内で信号
φ０Ｈ〜φ２Ｈが発生し、該クロック信号発生回路２０
からクロック信号φ，が出力される。すると、例えば
充電制御回路５０−０において、ＮＭＯＳ５５はオン
し、これによってＰＭＯＳ７−０がオンするため、ビッ
ト線５−０を充電し始める。ここで、ビット線５−０と
ワード線４−１との交叉箇所のメモリセルは、切断され
ているため、該ビット線５−０の電位ＶＢ０が“Ｈ”レ
ベルとなる。この“Ｈ”レベルはＰＭＯＳ５２及びＮＭ
ＯＳ５３のゲートに印加される。
この状態から一定時間が経過してクロック信号φが
“Ｌ”レベル、が“Ｈ”レベルに変わると、ビット線
電位ＶＢ０“Ｈ”レベルがＰＭＯＳ５２及びＮＭＯＳ５
３で反転され、電位“Ｌ”レベルがＰＭＯＳ７−０のゲ
ートに与えられる。すると、ＰＭＯＳ７−０はオン状態
を保持し、これによってビット線５−０の電位ＶＢ０
が、“Ｈ”レベルに固定される。このようなビット線５
−０の電位“Ｈ”，“Ｌ”レベルは、センス回路８−０
で読出され、その反転信号が出力端９−０から出力され
る。
“Ｌ”レベル、が“Ｈ”レベルに変わると、ビット線
電位ＶＢ０“Ｈ”レベルがＰＭＯＳ５２及びＮＭＯＳ５
３で反転され、電位“Ｌ”レベルがＰＭＯＳ７−０のゲ
ートに与えられる。すると、ＰＭＯＳ７−０はオン状態
を保持し、これによってビット線５−０の電位ＶＢ０
が、“Ｈ”レベルに固定される。このようなビット線５
−０の電位“Ｈ”，“Ｌ”レベルは、センス回路８−０
で読出され、その反転信号が出力端９−０から出力され
る。
以上のように、本実施例では、充電制御回路５０−０〜
５０−ｍにより、メモリセル６−００〜６−７ｍが記憶
する情報によって、ビット線５−０〜５−ｍに電流の流
れが生ずる場合は、クロック信号φの“Ｈ”レベルの期
間のみ、ＰＭＯＳ７−０，…がオン状態となり、ビット
線５−０〜５−ｍに電流の流れが生じない場合は、クロ
ック信号φが“Ｈ”レベルから“Ｌ”レベルとなった後
も、ＰＭＯＳ７−０，…がオン状態となる。そのため、
消費電力を低減できると共に、確実な読出し動作が行え
る。
５０−ｍにより、メモリセル６−００〜６−７ｍが記憶
する情報によって、ビット線５−０〜５−ｍに電流の流
れが生ずる場合は、クロック信号φの“Ｈ”レベルの期
間のみ、ＰＭＯＳ７−０，…がオン状態となり、ビット
線５−０〜５−ｍに電流の流れが生じない場合は、クロ
ック信号φが“Ｈ”レベルから“Ｌ”レベルとなった後
も、ＰＭＯＳ７−０，…がオン状態となる。そのため、
消費電力を低減できると共に、確実な読出し動作が行え
る。
第５図は、本発明の第２の実施例を示すプログラマブル
ロジックアレイ（以下、ＰＬＡという）の回路図であ
る。なお、第１図中の要素と同一の要素には同一の符号
が付されている。
ロジックアレイ（以下、ＰＬＡという）の回路図であ
る。なお、第１図中の要素と同一の要素には同一の符号
が付されている。
このＰＬＡは、アンド（ＡＮＤ）構成のメモリセルマト
リクス６０、及びオア（ＯＲ）構成のメモリセルマトリ
クス６１を備えている。メモリセルマトリクス６０に
は、ワード線６２−０〜６２−ｎ及び積項線６３−０〜
６３−ｍが接続され、この各積項線６３−０〜６３−ｍ
に、負荷ＭＯＳトランジスタのオン，オフ状態を制御す
るための充電制御回路５０−０〜５０−ｍがそれぞれ接
続されている。メモリセルマトリクス６１には、積項線
６３−０〜６３−ｍ及び出力線６４−０〜６４−ｐが接
続され、この各出力線６４−０〜６４−ｐの一端に、負
荷ＭＯＳトランジスタのオン，オフ状態を制御するため
の充電制御回路７０−０〜７０−ｐがそれぞれ接続され
ている。各出力線６４−０〜６４−ｐの他端には、イン
バータからなるセンス回路７１−０〜７１−ｐを介して
出力端子７２−０〜７２−ｐがそれぞれ接続されてい
る。
リクス６０、及びオア（ＯＲ）構成のメモリセルマトリ
クス６１を備えている。メモリセルマトリクス６０に
は、ワード線６２−０〜６２−ｎ及び積項線６３−０〜
６３−ｍが接続され、この各積項線６３−０〜６３−ｍ
に、負荷ＭＯＳトランジスタのオン，オフ状態を制御す
るための充電制御回路５０−０〜５０−ｍがそれぞれ接
続されている。メモリセルマトリクス６１には、積項線
６３−０〜６３−ｍ及び出力線６４−０〜６４−ｐが接
続され、この各出力線６４−０〜６４−ｐの一端に、負
荷ＭＯＳトランジスタのオン，オフ状態を制御するため
の充電制御回路７０−０〜７０−ｐがそれぞれ接続され
ている。各出力線６４−０〜６４−ｐの他端には、イン
バータからなるセンス回路７１−０〜７１−ｐを介して
出力端子７２−０〜７２−ｐがそれぞれ接続されてい
る。
次に動作について説明する。
ワード線６２−０〜６２−ｎと積項線６３−０〜６３−
ｍとに与えられる信号は、メモリセルマトリクス６０に
よって論理積がとられ、それがメモリセルマトリクス６
１に与えられる。メモリセルマトリクス６１では、積項
線６３−０〜６３−ｍと出力線６４−０〜６４−ｐとに
与えられる信号の論理和をとり、それをセンス回路７１
−０〜７１−ｐで読取らせ、その反転信号を出力端子７
２−０〜７２−ｐから送出する。
ｍとに与えられる信号は、メモリセルマトリクス６０に
よって論理積がとられ、それがメモリセルマトリクス６
１に与えられる。メモリセルマトリクス６１では、積項
線６３−０〜６３−ｍと出力線６４−０〜６４−ｐとに
与えられる信号の論理和をとり、それをセンス回路７１
−０〜７１−ｐで読取らせ、その反転信号を出力端子７
２−０〜７２−ｐから送出する。
これらの動作において、充電制御回路５０−０〜５０−
ｍ，７０−０〜７０−ｐが設けられているため、ワード
線６２−０〜６２−ｎの信号の変化時に、クロック信号
φ，が該充電制御回路５０−０〜５０−ｍ，７０−０
〜７０−ｐへ供給される。そのため、ワード線６２−０
〜６２−ｎの信号変化時にのみ、積項線６３−０〜６３
−ｍ及び出力線６４−０〜６４−ｐに充電電流が流れ
る。従って、第１の実施例と同様に、消費電力を低減で
きると共に、確実な読出し動作が行える。
ｍ，７０−０〜７０−ｐが設けられているため、ワード
線６２−０〜６２−ｎの信号の変化時に、クロック信号
φ，が該充電制御回路５０−０〜５０−ｍ，７０−０
〜７０−ｐへ供給される。そのため、ワード線６２−０
〜６２−ｎの信号変化時にのみ、積項線６３−０〜６３
−ｍ及び出力線６４−０〜６４−ｐに充電電流が流れ
る。従って、第１の実施例と同様に、消費電力を低減で
きると共に、確実な読出し動作が行える。
なお、上記第１，第２の実施例において、メモリセルマ
トリクス２，６０，６１のビット数や、それを構成する
ＮＭＯＳをＰＭＯＳに変えたり、クロック信号発生回路
２０を他の回路で構成してもよい。又、充電制御回路５
０−０〜５０−ｍ，７０−０〜７０−ｐ内の第１，第２
のスイッチ回路や負荷用ＰＭＯＳ７−０のＰＭＯＳをＮ
ＭＯＳに、ＮＭＯＳをＰＭＯＳに変えたり、さらには第
１，第２のスイッチ回路を他の回路構成にする等、種々
の変形が可能である。
トリクス２，６０，６１のビット数や、それを構成する
ＮＭＯＳをＰＭＯＳに変えたり、クロック信号発生回路
２０を他の回路で構成してもよい。又、充電制御回路５
０−０〜５０−ｍ，７０−０〜７０−ｐ内の第１，第２
のスイッチ回路や負荷用ＰＭＯＳ７−０のＰＭＯＳをＮ
ＭＯＳに、ＮＭＯＳをＰＭＯＳに変えたり、さらには第
１，第２のスイッチ回路を他の回路構成にする等、種々
の変形が可能である。
（発明の効果） 以上詳細に説明したように、本発明によれば、アドレス
信号の変化を検出してクロック信号を出力するクロック
信号発生回路と、該クロック信号に基づいて負荷ＭＯＳ
トランジスタのオン，オフ状態を制御する充電制御回路
とを、設けている。そのため、充電制御回路により、メ
モリセルが記憶する情報によって、ビット線に電流の流
れが生ずる場合は、実質的にクロック信号が第１の論理
レベルである期間のみ、負荷ＭＯＳトランジスタがオン
状態となり、ビット線に電流の流れが生じない場合は、
クロック信号が第１の論理レベルから第２の論理レベル
となった後も、負荷ＭＯＳトランジスタがオン状態とな
る。従って、消費電力を低減できると共に、確実な読出
し動作が行える。
信号の変化を検出してクロック信号を出力するクロック
信号発生回路と、該クロック信号に基づいて負荷ＭＯＳ
トランジスタのオン，オフ状態を制御する充電制御回路
とを、設けている。そのため、充電制御回路により、メ
モリセルが記憶する情報によって、ビット線に電流の流
れが生ずる場合は、実質的にクロック信号が第１の論理
レベルである期間のみ、負荷ＭＯＳトランジスタがオン
状態となり、ビット線に電流の流れが生じない場合は、
クロック信号が第１の論理レベルから第２の論理レベル
となった後も、負荷ＭＯＳトランジスタがオン状態とな
る。従って、消費電力を低減できると共に、確実な読出
し動作が行える。
第１図は本発明の第１の実施例を示すＲＯＭの回路図、
第２図は従来のＲＯＭの回路図、第３図は第１図中のク
ロック信号発生回の回路図、第４図は第１図の信号波形
図、第５図は本発明の第２の実施例を示すＰＬＡの回路
図である。 ２，６０，６１……メモリセルマトリクス、４−０〜４
−７，６２−０〜６２−ｎ……ワード線、５−０〜５−
ｍ……ビット線、６−００〜６−７ｍ……メモリセル、
７−０……負荷用ＰＭＯＳ、２０……クロック信号発生
回路、５０−０〜５０−ｍ，７０−０〜７０−ｐ……充
電制御回路、５１，５２……ＰＭＯＳ（第２のスイッチ
回路）、５３，５４……ＮＭＯＳ（第２のスイッチ回
路）、５５……ＮＭＯＳ（第１のスイッチ回路）、６３
−０〜６３−ｍ……積項線、６４−０〜６４−ｐ……出
力線、Ａ０〜Ａ２……アドレス信号、φ，……クロッ
ク信号。
第２図は従来のＲＯＭの回路図、第３図は第１図中のク
ロック信号発生回の回路図、第４図は第１図の信号波形
図、第５図は本発明の第２の実施例を示すＰＬＡの回路
図である。 ２，６０，６１……メモリセルマトリクス、４−０〜４
−７，６２−０〜６２−ｎ……ワード線、５−０〜５−
ｍ……ビット線、６−００〜６−７ｍ……メモリセル、
７−０……負荷用ＰＭＯＳ、２０……クロック信号発生
回路、５０−０〜５０−ｍ，７０−０〜７０−ｐ……充
電制御回路、５１，５２……ＰＭＯＳ（第２のスイッチ
回路）、５３，５４……ＮＭＯＳ（第２のスイッチ回
路）、５５……ＮＭＯＳ（第１のスイッチ回路）、６３
−０〜６３−ｍ……積項線、６４−０〜６４−ｐ……出
力線、Ａ０〜Ａ２……アドレス信号、φ，……クロッ
ク信号。
Claims (1)
- 【請求項１】アドレス信号に基づいて選択される複数の
ワード線と、 各々負荷ＭＯＳトランジスタを介して第１の電源電位に
接続された複数のビット線と、 前記複数のワード線の何れかに結合された情報記憶用の
ＭＯＳトランジスタで構成され、該結合されたワード線
の選択時に記憶情報に基づいて前記複数のビット線中の
対応するビット線を、前記第１の電源電位に基づく電位
レベル又は第２の電源電位レベルに基づく電位レベルの
何れかにする複数のメモリセルとを、 備えたＭＯＳ型リードオンリーメモリ装置において、 前記アドレス信号の変化を検出した後一定期間、第１の
論理レベルとなり、他の期間第２の論理レベルとなるク
ロック信号を出力するクロック信号発生回路と、 前記各負荷ＭＯＳトランジスタのゲートに各々接続され
た複数の充電制御回路とを設け、 前記各充電制御回路を、 前記負荷ＭＯＳトランジスタのゲートに接続され、前記
クロック信号が前記第１の論理レベルの期間、前記負荷
ＭＯＳトランジスタをオン状態とする第１のスイッチ回
路と、 前記負荷ＭＯＳトランジスタのゲートに接続された出力
端子を有し、前記クロック信号が前記第１の論理レべル
の期間、該出力端子から見たインピーダンスがハイイン
ピーダンス状態となり、前記クロック信号が前記第２の
論理レベルの期間、前記負荷ＭＯＳトランジスタに接続
されたビット線の電位レベルが前記第２の電源電位レベ
ルに基づく時、前記負荷ＭＯＳトランジスタをオフ状態
とし、前記クロック信号が前記第２の論理レベルの期
間、前記負荷ＭＯＳトランジスタに接続されたビット線
の電位レベルが前記第１の電源電位レベルに基づく時、
前記負荷ＭＯＳトランジスタをオン状態とする第２のス
イッチ回路とで、 構成したことを特徴とするＭＯＳ型リードオンリーメモ
リ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17086885A JPH0616360B2 (ja) | 1985-08-02 | 1985-08-02 | Ｍｏｓ型リ−ドオンリ−メモリ装置 |
| US06/890,482 US4761769A (en) | 1985-08-02 | 1986-07-29 | MOS read-only memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17086885A JPH0616360B2 (ja) | 1985-08-02 | 1985-08-02 | Ｍｏｓ型リ−ドオンリ−メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231096A JPS6231096A (ja) | 1987-02-10 |
| JPH0616360B2 true JPH0616360B2 (ja) | 1994-03-02 |
Family
ID=15912798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17086885A Expired - Lifetime JPH0616360B2 (ja) | 1985-08-02 | 1985-08-02 | Ｍｏｓ型リ−ドオンリ−メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4761769A (ja) |
| JP (1) | JPH0616360B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459693A (en) * | 1990-06-14 | 1995-10-17 | Creative Integrated Systems, Inc. | Very large scale integrated planar read only memory |
| JP3109750B2 (ja) * | 1991-06-27 | 2000-11-20 | 株式会社東芝 | 半導体記憶装置 |
| US6429665B1 (en) * | 1998-09-21 | 2002-08-06 | International Business Machines Corporation | Circuit for detecting an impedance change at a circuit input |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2264287C2 (de) * | 1972-12-30 | 1975-02-27 | Deutsche Texaco Ag, 2000 Hamburg | Verfahren zur Herstellung und/oder Härtung von Polykondensationsharzen |
| JPS5623337A (en) * | 1979-08-03 | 1981-03-05 | Honda Motor Co Ltd | Manufacture of outer wheel for uniform speed universal joint |
| GB2070372B (en) * | 1980-01-31 | 1983-09-28 | Tokyo Shibaura Electric Co | Semiconductor memory device |
| JPS56165983A (en) * | 1980-05-26 | 1981-12-19 | Toshiba Corp | Semiconductor storage device |
| JPS5713079A (en) * | 1980-06-23 | 1982-01-23 | Mitsubishi Electric Corp | Sliding door device for elevator |
| JPS58215792A (ja) * | 1982-06-09 | 1983-12-15 | Hitachi Ltd | 半導体記憶装置 |
| US4592028A (en) * | 1982-06-09 | 1986-05-27 | Tokyo Shibaura Denki Kabushiki Kaisha | Memory device |
| JPS593792A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
| JPS59223997A (ja) * | 1984-03-05 | 1984-12-15 | Nec Corp | 記憶装置 |
-
1985
- 1985-08-02 JP JP17086885A patent/JPH0616360B2/ja not_active Expired - Lifetime
-
1986
- 1986-07-29 US US06/890,482 patent/US4761769A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4761769A (en) | 1988-08-02 |
| JPS6231096A (ja) | 1987-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |