JPH06163677A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】この発明は同一チップ内に複数の厚さの異なる
ＳＯＩ基板を製造する半導体装置の製造方法を提供する
ことにある。 【構成】第１のシリコン基板11の表面に熱酸化膜12を形
成し、トランジスタ形成領域に対応して形成された第１
の開口に第１のＳi エピタキシャル成長層14を形成し、
このチップ表面全体に酸化膜15を形成する。次にこの酸
化膜15を含み第２の開口16を形成すると共に、この第２
の開口16に第２のＳi エピタキシャル層17を形成して再
び酸化膜18で覆った後第３の開口19を形成する。この開
口19部に第３のＳi エピタキシャル層20を形成するもの
で、上記酸化膜を除去した後絶縁分離の酸化膜層を形成
してポリシリコン層を形成し、これを平坦化した後その
平坦化面に第２のシリコン基板を接合し、第１のシリコ
ン基板11を研磨して第１のないし第３のＳi エピタキシ
ャル層をトランジスタ領域として露出させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば高速ＭＯＳト
ランジスタ、ＳＯＩ型バイポーラトランジスタ、あるい
はＳＯＩ型ＭＯＳトランジスタ等のような素子を１チッ
プの半導体基板上に形成する、それぞれ異なる膜厚のＳ
ＯＩ基板を高密度に集積するようにした半導体装置の製
造方法に関する。

【０００２】

【従来の技術】ＳＯＩ基板を作成する手段として、ウエ
ハ直接接合法、レーザアニール等による再結晶化法、あ
るいはＳＩＭＯＸ等が知られている。この中でウエハ直
接接合法としては、例えば特開平１−３０２７３９号で
示されるように異なる厚さのＳＯＩ基板を製造する方法
が知られているが、ここで示された方法にあっては例え
ば５００オングストローム厚のＳＯＩ基板を有するＭＯ
Ｓトランジスタのような高速デバイスを形成しようとす
ると、この方法においては研磨工程で時間制御するよう
にしているため、超薄膜のＳＯＩ基板の形成が困難であ
る。また、横方向の絶縁分離のためにトレンチ分離法を
用いているものであるため、その工程が複雑化する。

【０００３】

【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、ＳＯＩ基板の厚さが研磨工
程の時間制御等によって決定されないようにして、特に
それぞれ厚さが異なる複数のＳＯＩ基板が容易に形成さ
れ、特に超薄膜のＳＯＩ基板が容易且つ確実に製造でき
るようにすると共に、各素子間の横方向の分離が容易に
行われて高密度の集積化が可能とされるようにした半導
体装置の製造方法を提供しようとするものである。

【０００４】

【課題を解決するための手段】第１の発明に係る半導体
装置の製造方法にあっては、単結晶基板上に厚い第１の
絶縁膜を形成すると共に、第１の半導体素子形成領域に
対応して前記厚い第１の絶縁膜に前記単結晶基板に至る
第１の開口を形成し、この第１の開口内に第１の厚さで
第１の単結晶半導体層をエピタキシャル成長させて第１
の半導体層を形成する。また、前記第１の絶縁膜および
第１の単結晶半導体層上に薄い第２の絶縁膜を形成し、
第２の半導体素子形成領域に対応して前記第２の絶縁膜
を含み前記第１の絶縁膜に前記単結晶基板に至る第２の
開口を形成するもので、この第２の開口内に第２の厚さ
で第２の単結晶半導体層をエピタキシャル成長させて第
２の半導体層を形成し、前記第１の絶縁膜上および第１
および第２の単結晶半導体層の上に共通に第３の絶縁膜
を形成する。そして、この第３の絶縁膜上に表面が平坦
化された充填物を形成して平坦化層を形成し、この平坦
化層の前記平坦化された面に台となる基板を接合すると
共に、前記単結晶基板を前記第１の絶縁膜が露出される
まで切削研磨し、この研磨によって露出された前記第１
および第２の単結晶半導体層にそれぞれ独立した半導体
素子が形成されるようにしている。

【０００５】また第２の発明にあっては、前記第１の開
口が形成されたならば、この第１の開口を含む前記第１
の絶縁膜上に薄い第２の絶縁膜を形成し、第２の半導体
素子形成領域に対応して前記第２の絶縁膜を含む前記第
１の絶縁膜に、前記単結晶基板に至る第２の開口を形成
する。そして、前記第２の絶縁膜をマスクとして前記第
２の開口内に第１の膜厚の第１の単結晶半導体層を形成
した後第２の絶縁膜を除去し、前記第１の開口内および
前記第１の単結晶半導体層の上に第２の膜厚の第２の単
結晶半導体層を形成するもので、この第２の単結晶半導
体層さらに前記第１の絶縁膜上に第３の絶縁膜および充
填物を形成して平坦化し、この平坦化層の平坦化された
面に台となる基板を接合した後、前記第１の単結晶基板
を前記第１の絶縁膜が露出されるまで切削研磨する。

【０００６】

【作用】この様な第１および第２の発明のいずれにおい
ても、第１および第２の半導体素子形成領域に対応して
第１の絶縁膜に開口が形成され、この開口内に形成しよ
うとする半導体素子で要求される膜厚の単結晶半導体層
が形成され、その開口部でそれぞれ独立した半導体素子
が形成されるようになる。この場合、その各半導体素子
を形成するためのＳＯＩ基板の膜厚は、単結晶基板を第
１の絶縁膜をストッパとして研磨することによって決定
されるもので、超薄型に構成することも容易である。ま
た、開口を形成した第１の絶縁膜によって各半導体素子
領域の間が確実に分離され、高密度の集積化も容易に実
現できる。

【０００７】

【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１ないし図４はその製造工程を順次示して
いるもので、まず図１の（Ａ）で示すようにＮ型の単結
晶シリコン基板11の主表面上に熱酸化膜12を形成する。
この熱酸化膜12は例えば２μｍの比較的厚い膜厚で構成
されるもので、この熱酸化膜12部分に囲まれて所定のト
ランジスタが形成されるようになる。まず、比較的厚い
半導体領域が必要とされる例えばバイポーラトランジス
タを形成する第１のトランジスタ形成領域に対応して、
同図の（Ｂ）で示すようにホトエッチングによって第１
の開口13を開口する。この開口13は、第１の熱酸化膜12
を貫通してシリコン基板11の面に達する深さで形成され
る。

【０００８】この様に第１の開口13が形成されたなら
ば、同図の（Ｃ）で示すように光ＣＶＤ等のシリコンエ
ピタキシャル成長法によって、この開口13部の底面に露
出された単結晶シリコン基板11面から第１の単結晶Ｓi
のエピタキシャル成長層14を成長させる。この第１のＳ
i エピタキシャル成長層14の膜厚は、この領域に形成し
ようとするトランジスタで要求される第１の膜厚に設定
される。

【０００９】第１の開口13の内部に、この様に第１の膜
厚に制御された第１のＳi エピタキシャル成長層14が形
成されたならば、同図の（Ｄ）に示すようにこの第１の
Ｓiエピタキシャル成長層14の表面を含み、熱酸化膜12
の表面全体に例えば５００オングストロームの比較的薄
い酸化膜15を形成する。この酸化膜15は、次のＳi エピ
タキシャル成長に際して、（Ｃ）図で形成した第１のＳ
i エピタキシャル成長層14上にシリコンが形成されない
ように、エピタキシャル成長層14の表面を保護するため
に形成されるもので、その目的が達成できるものであれ
ば、その膜厚は特に限定される必要がない。

【００１０】この様にして第１の開口13の内部に第１の
Ｓi エピタキシャル成長層14が形成され、その上に酸化
膜15が形成されたならば、図２の（Ａ）で示すように通
常のＣ−ＭＯＳや耐圧の要求されるトランジスタ素子を
基板の領域、すなわち第２のトランジスタ形成領域に対
応して、ドライエッチング等のホトエッチングによっ
て、酸化膜15を含んで第１のシリコン基板11に表面に至
る第２の開口16を形成する。

【００１１】この様に第２の開口16が形成されたなら
ば、同図の（Ｂ）で示すようにこの第２の開口16内に、
再度シリコンエピタキシャル成長法によって第２の単結
晶Ｓiのエピタキシャル成長層17を形成する。この第２
のＳi エピタキシャル成長層17は、この第２の領域に形
成されるトランジスタで要求される膜厚に対応した第２
の膜厚に設定される。

【００１２】そして、再びこの第２のＳi エピタキシャ
ル成長層17の表面を含み、酸化膜15の表面全体に、同図
の（Ｃ）で示すように５００オングストロームの厚さで
酸化膜18を形成すると共に、例えば通信用高速ＭＯＳト
ランジスタを形成する第３のトランジスタ形成領域に対
応して、酸化膜15および18を含んで熱酸化膜12に対して
第１のシリコン基板11の表面に至る第３の開口19をホト
エッチングによって開口する。この第３の開口19内部に
は、通信用高速ＭＯＳトランジスタを構成するに適切な
薄い第３の膜厚で、第３の単結晶Ｓi のエピタキシャル
成長層20をエピタキシャル成長により形成する。

【００１３】以上のようにして第１ないし第３の開口1
3、16、および19それぞれに対応してそれぞれ膜厚の異
なる第１ないし第３のＳi エピタキシャル成長層14、17
および20が形成されたならば、図３の（Ａ）で示すよう
に希ＨＦで各エピタキシャル成長層表面に形成されてい
る酸化膜15および18を除去し、同図の（Ｂ）で示すよう
にそれぞれ露出された各Ｓi エピタキシャル成長層14、
17、20の表面を含み、熱酸化膜12の表面上の全体にＳi
熱酸化膜21を形成する。このＳi 熱酸化膜21の膜厚は、
１μｍ程度でよい。

【００１４】Ｓi 熱酸化膜21の表面部の全体には、同図
の（Ｃ）で示すように例えば３μｍの膜厚でポリシリコ
ン層22を成膜し、このポリシリコン層22の表面を平坦に
研磨する。そして、このポリシリコン層22の平坦化され
た研磨面に、同図の（Ｄ）示すように第２のシリコン基
板23を直接接合する（この図ではこれまで示した第１の
シリコン基板11を裏返して示している）。

【００１５】この様に第２のシリコン基板23が接合され
たならば、図４で示すように第１のシリコン基板11をそ
の裏面側から研磨し、この研磨を熱酸化膜12の表面が露
出されるまで行う。すなわち、熱酸化膜12がストッパと
されるようにして第１のシリコン基板11を研磨除去する
もので、この状態で第１ないし第３のＳi エピタキシャ
ル成長層14、17および20が表面に露出される。

【００１６】この第１ないし第３のＳi エピタキシャル
成長層14、17および20は、それぞれ膜厚が異なるように
構成されるもので、その後通常のトランジスタ製造工程
に基づくゲート酸化膜形成工程、ゲートポリシリコン形
成工程、イオン注入工程等によって、図５で示すように
第１ないし第３のＳi エピタキシャル成長層14、17およ
び20に対応する第１ないし第３のトランジスタ形成領域
において、それぞれＭＯＳトランジスタおよびバイポー
ラトランジスタ等が形成される。

【００１７】例えば膜厚５００オングストロームのＳＯ
Ｉ基板を有するＭＯＳトランジスタによる高速デバイス
を構成しようとする場合には、膜厚５００オングストロ
ームの膜厚制御は研磨時間によって制御するようにする
と、実際に超薄型の制御が困難である。また、集積化さ
れる複数の素子間の絶縁分離をトレンチによって行おう
とすると、そのトレンチ形成工程が繁雑となり、高密度
化することが非常に困難となる。

【００１８】しかし、実施例で説明したような製造方法
によってＳＯＩ基板を製造するようにすれば、各ＳＯＩ
基板の膜厚は研磨時間によって制御されることなく、エ
ピタキシャル成長の制御によって任意の厚さに設定でき
るようになる。特に、超薄型に構成することが容易とな
り、高速デバイスも簡単に組み込むことができる。また
この研磨工程において、熱酸化膜12がストッパとして機
能されるようになると共に、この熱酸化膜12が各トラン
ジスタ間の絶縁分離膜として機能するようになって、特
にトレンチ分離構成を設ける必要がない。このため、領
域分離のための工程が簡易化されるばかりか、多種のＳ
ＯＩ基板を高密度に集積化することが容易とされる。

【００１９】上記実施例においては、第１ないし第３の
開口13、16、19を形成するために異方性エッチングをエ
ピタキシャル成膜室外で行う必要がある。このため、こ
の実施例の工程においてはエピタキシャル成長工程を３
回に分けて実行するようにしていた。しかし、この厚さ
の異なる３つのエピタキシャル成長層を１回のＳi エピ
タキシャル成膜工程で完了させるようにすることもでき
るもので、以下その製造工程の実施例を説明する。

【００２０】まず、図１の（Ａ）および（Ｂ）で示した
と同様に単結晶の第１のシリコン基板11の表面に２μｍ
の厚さで熱酸化膜12の層を成膜し、この熱酸化膜12にシ
リコン基板11に至る第１のトランジスタ形成領域に対応
した第１の開口31をホトエッチングにより形成する。こ
の領域は、例えば高速デバイスを形成するための薄いＳ
ＯＩ基板形成領域とされる。

【００２１】この様に第１の開口31が形成されたシリコ
ン基板11を用い、図６の（Ａ）で示すように開口31の内
部を含む状態で熱酸化膜12の表面上に５００オングスト
ロームの厚さの酸化膜32を熱酸化によって形成する。

【００２２】次に同図の（Ｂ）で示すように、表面に酸
化膜32が形成された熱酸化膜12を、例えば通常のＭＯＳ
トランジスタを形成する第２のトランジスタ形成領域に
対応して、第１のシリコン基板11の表面に至るまでの深
さで、ホトエッチングによって第２の開口33を開口す
る。その後、この第２の開口33の内部を含み酸化膜32の
表面上に、熱酸化により５００オングストロームの厚さ
で酸化膜34を再度形成する。そして、同図の（Ｄ）で示
すように厚いＳＯＩ膜を形成する第３のトランジスタ形
成領域に対応して、酸化膜32および34を含んで熱酸化膜
12に対して第１のシリコン基板11の表面に達する第３の
開口35を形成する。

【００２３】このようにして熱酸化膜12に第１ないし第
３の開口31、33、および35が形成されたならば、図７の
（Ａ）に示すように酸化膜34がマスクとして使用される
ようにして、第３の開口35内に光ＣＶＤ法等のシリコン
エピタキシャル成長法によって第１のエピタキシャル成
長を行い、第１の単結晶Ｓi のエピタキシャル成長層36
を選択的に成膜する。この場合、このエピタキシャル成
長層36の膜厚は例えば１．５μｍの第１の膜厚に設定さ
れるようにする。

【００２４】この様に第１のＳi エピタキシャル成長層
36が形成されたならば、大気にさらすことなく同一のチ
ャンバ内で表面の酸化膜34を、例えば光エッチング法に
よって５００オングストロームの厚さでエッチングす
る。

【００２５】このエッチングによって、例えば第１のシ
リコン基板11の清浄な表面が現れたならば、具体的には
酸化膜34部分がエッチングされて第２の開口33の底部分
が現れたならば、酸化膜32をマスクとして第２のエピタ
キシャル成長を行い、第３の開口35内の第１のＳi エピ
タキシャル成長層36の表面と共に、第２の開口33の内部
にそれぞれ第２の単結晶Ｓi のエピタキシャル成長層37
1 、372 を成膜する。ここで、この第２のＳi エピタキ
シャル成長層371 、372 の膜厚は、第１のエピタキシャ
ル成長層36の膜厚とは異なるように設定され、例えば第
１のＳi エピタキシャル成長層36よりも薄く設定され
る。

【００２６】次に同図の（Ｃ）で示すように再び大気に
さらすことなく同一チャンバ内において残った酸化膜32
をエッチングする。このエッチングは５００オングスト
ロームの厚さで行われるもので、清浄なシリコン基板11
の面が現れるまで行われるものである。そして、清浄な
シリコン表面が現れたならばさらに第３のエピタキシャ
ル成長を行って、Ｓi エピタキシャル成長層371 、372
の表面と共に、第１の開口31の内部に選択的に第３の単
結晶Ｓi のエピタキシャル成長層381 、382 、383 をそ
れぞれ形成する。

【００２７】この様な第１ないし第３のエピタキシャル
成長を行うことによって、第１の開口31の内部には第３
のエピタキシャル成長による第３のＳi エピタキシャル
成長層383 一層のエピタキシャル成長膜が形成され、第
２の開口33の内部には第２のＳi エピタキシャル成長層
372 と第３のＳi エピタキシャル成長層382 の２層の厚
さによるエピタキシャル成長膜が形成され、さらに第３
の開口35内には第１ないし第３のエピタキシャル成長そ
れぞれによる第１ないし第３のＳi エピタキシャル成長
層36、371 、381 の３層のエピタキシャル成長膜が形成
される。

【００２８】すなわち、第１ないし第３のトランジスタ
形成領域それぞれに対応して、それぞれ厚さが異なり且
つ膜厚制御されたＳＯＩ膜が形成されるようになる。そ
の後同図の（Ｄ）に示すように、基板部と絶縁分離する
ための酸化膜39を０．５μｍ（５０００オングストロー
ム）の厚さで全面に形成する。

【００２９】この様に酸化膜39が形成されたならば、図
８の（Ａ）で示すように酸化膜39の表面にポリシリコン
層40を３μｍの厚さで形成し、その表面を研磨して平坦
化する。そして、この平坦化されたポリシリコン層40の
平坦面に、同図の（Ｂ）で示すように第２のシリコン基
板23を接合し、さらに同図の（Ｃ）で示すように第１の
シリコン基板11を熱酸化膜12が露出されるまで研磨する
ことにより、同一チップ内に、それぞれ膜厚の異なる３
つのＳＯＩ領域が形成されるようになる。

【００３０】

【発明の効果】以上のようにこの発明に係る半導体装置
の製造方法によれば、同一チップ内にそれぞれ厚さの異
なる複数のＳＯＩ領域が形成されるようになり、それぞ
れその厚さに応じた機能が設定される半導体素子が形成
されるようになる。この様な製造方法において、各ＳＯ
Ｉ領域の厚さの制御はそれぞれエピタキシャル成長によ
って制御されるものであり、研磨により制御されること
がない。したがって、例えば高速デバイスのような特に
薄いＳＯＩ膜が要求される場合においても、これに容易
に対応できるようになる。また、同一チップ内に形成さ
れるようになる複数の素子領域は、その各領域に対応し
て開口の形成される熱酸化膜によって確実に絶縁分離さ
れているものであり、容易且つ確実に集積密度の向上が
図れる。

【図面の簡単な説明】

【図１】（Ａ）〜（Ｄ）はこの発明の一実施例に係るＳ
ＯＩ基板の製造過程を順次説明する断面構成図。

【図２】（Ａ）〜（Ｄ）は図１の過程に続く製造過程を
順次説明する断面構成図。

【図３】（Ａ）〜（Ｄ）はさらに図２の過程に続く製造
過程を順次説明する断面構成図。

【図４】前記製造過程によって製造されたＳＯＩ基板を
示す断面構成図。

【図５】上記ＳＯＩ基板を用いて製造される半導体装置
の断面構成図。

【図６】（Ａ）〜（Ｄ）はこの発明の他の実施例に係る
ＳＯＩ基板の製造過程を順次説明する断面構成図。

【図７】（Ａ）〜（Ｄ）は図６の過程に続く製造過程を
順次説明する断面構成図。

【図８】（Ａ）〜（Ｃ）はさらに図７の過程に続く製造
過程を順次説明する断面構成図。

【符号の説明】

11…第１のシリコン基板、12…熱酸化膜、13、16、19、
31、33、35…開口、15、18、32、34…酸化膜、14、17、
20、36、371 、372 、381 〜383 …Ｓi エピタキシャル
成長層、22、40…ポリシリコン層、23…第２のシリコン
基板。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 単結晶基板上に厚い第１の絶縁膜を形成
   する第１の絶縁膜形成工程と、 第１の半導体素子形成領域に対応して前記厚い第１の絶
   縁膜に前記単結晶基板に至る第１の開口を形成する第１
   の開口形成工程と、 前記第１の開口内に第１の厚さで第１の単結晶半導体層
   をエピタキシャル成長させる第１の半導体層形成工程
   と、 前記第１の絶縁膜および第１の単結晶半導体層上に薄い
   第２の絶縁膜を形成する第２の絶縁膜形成工程と、 第２の半導体素子形成領域に対応して前記第２の絶縁膜
   を含み前記第１の絶縁膜に前記単結晶基板に至る第２の
   開口を形成する第２の開口形成工程と、 前記第２の開口内に第２の厚さで第２の単結晶半導体層
   をエピタキシャル成長させる第２の半導体層形成工程
   と、 前記第１の絶縁膜上および第１および第２の単結晶半導
   体層の上に共通に第３の絶縁膜を形成する第３の絶縁膜
   形成工程と、 前記第３の絶縁膜上に表面が平坦化された充填物を形成
   する平坦化層形成工程と、 前記平坦化層の前記平坦化された面に、台となる基板を
   接合する基板接合工程と、 前記単結晶基板を前記第１の絶縁膜が露出されるまで切
   削研磨する基板研磨工程とを備え、 この研磨工程で露出された前記第１および第２の単結晶
   半導体層にそれぞれ独立した半導体素子が形成されるよ
   うにしたことを特徴とする半導体装置の製造方法。
2. 【請求項２】 単結晶基板上に厚い第１の絶縁膜を形成
   する第１の絶縁膜形成工程と、 第１の半導体素子形成領域に対応して前記厚い第１の絶
   縁膜に前記単結晶基板に至る第１の開口を形成する第１
   の開口形成工程と、 前記第１の開口を含む前記第１の絶縁膜上に薄い第２の
   絶縁膜を形成する第２の絶縁膜形成工程と、 第２の半導体素子形成領域に対応して前記第２の絶縁膜
   を含む前記第１の絶縁膜に、前記単結晶基板に至る第２
   の開口を形成する第２の開口形成工程と、 前記第２の絶縁膜をマスクとして前記第２の開口内に第
   １の膜厚の第１の単結晶半導体層を形成する第１の半導
   体層形成工程と、 前記第２の絶縁膜を除去し、前記第１の開口内および前
   記第１の単結晶半導体層の上に第２の膜厚の第２の単結
   晶半導体層を形成する第２の半導体層形成工程と、 前記第１および第２の開口それぞれに対応して形成され
   た前記第２の単結晶半導体層さらに前記第１の絶縁膜上
   に第３の絶縁膜および充填物を形成し、その表面を平坦
   化する平坦化層形成工程と、 前記平坦化層の前記平坦化された面に、台となる基板を
   接合する基板接合工程と、 前記単結晶基板を前記第１の絶縁膜が露出されるまで切
   削研磨する基板研磨工程とを備え、 この研磨工程で露出された前記第１および第２の開口内
   の単結晶半導体層にそれぞれ独立した半導体素子が形成
   されるようにしたことを特徴とする半導体装置の製造方
   法。