JPH06163693A - 半導体集積回路装置の配線設計方法 - Google Patents
半導体集積回路装置の配線設計方法Info
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- JPH06163693A JPH06163693A JP4313683A JP31368392A JPH06163693A JP H06163693 A JPH06163693 A JP H06163693A JP 4313683 A JP4313683 A JP 4313683A JP 31368392 A JP31368392 A JP 31368392A JP H06163693 A JPH06163693 A JP H06163693A
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- JP
- Japan
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- wiring
- cell
- chip
- bump
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】バンプとチップ内部のＩ／Ｏセルの入力端又は
出力端との間の結線要求を、チップ内部の配置配線設計
の結果に影響されずに満たす。 【構成】セルライブラリーに登録された各セルに対しセ
ル内部配線と干渉せず且つ該セルを横切るように単位領
域を設定しておき、該セルを配置してセル列４０を形成
したときに単位領域が連続し帯状になって専用領域３３
が確保されるようにし、チップ内部のセル間配線設計を
行った後に、配線を専用領域３３内に通してバンプとＩ
／Ｏセルの入力端又は出力端との間の配線設計を行う。
出力端との間の結線要求を、チップ内部の配置配線設計
の結果に影響されずに満たす。 【構成】セルライブラリーに登録された各セルに対しセ
ル内部配線と干渉せず且つ該セルを横切るように単位領
域を設定しておき、該セルを配置してセル列４０を形成
したときに単位領域が連続し帯状になって専用領域３３
が確保されるようにし、チップ内部のセル間配線設計を
行った後に、配線を専用領域３３内に通してバンプとＩ
／Ｏセルの入力端又は出力端との間の配線設計を行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
配線設計方法に関する。
配線設計方法に関する。
【０００２】
【従来の技術】この種のチップは、例えば図４に示す如
く、半導体基板１上の最上位の配線２及び３上にそれぞ
れバンプＢ１１及びＢ１２が接合されている。バンプＢ
１１及びＢ１２は球状の金であり、格子状に多数配列さ
れ、バンプエリアと称されている。マルチチップモジュ
ールでは、各チップがバンプを介しプリント基板に接合
されて、チップ間が配線される。図中、４は保護膜、５
はセル内配線、６は配線２と５を接続するための中間層
の配線、７及び８は層間接続用コンタクトである。
く、半導体基板１上の最上位の配線２及び３上にそれぞ
れバンプＢ１１及びＢ１２が接合されている。バンプＢ
１１及びＢ１２は球状の金であり、格子状に多数配列さ
れ、バンプエリアと称されている。マルチチップモジュ
ールでは、各チップがバンプを介しプリント基板に接合
されて、チップ間が配線される。図中、４は保護膜、５
はセル内配線、６は配線２と５を接続するための中間層
の配線、７及び８は層間接続用コンタクトである。
【０００３】図５に示す如く、半導体集積回路１０を階
層設計する場合、半導体集積回路１０を例えばブロック
１１〜１６に分割し、各ブロック１１〜１６について、
セルを配置設計し、かつ、セル間を配線設計し、次に、
ブロック１１〜１６を配置設計し、ブロック１１〜１６
間を配線設計する。ブロック間配線設計の結果、ブロッ
ク間の配線領域が足りない場合には、例えばブロック１
６を二点鎖線で示すようにずらす必要がある。
層設計する場合、半導体集積回路１０を例えばブロック
１１〜１６に分割し、各ブロック１１〜１６について、
セルを配置設計し、かつ、セル間を配線設計し、次に、
ブロック１１〜１６を配置設計し、ブロック１１〜１６
間を配線設計する。ブロック間配線設計の結果、ブロッ
ク間の配線領域が足りない場合には、例えばブロック１
６を二点鎖線で示すようにずらす必要がある。
【０００４】一方、バンプＢ２２、Ｂ２３、・・・はプ
リント基板との関係で配置されているので、ブロック１
６と共にバンプをずらすことができない。
リント基板との関係で配置されているので、ブロック１
６と共にバンプをずらすことができない。
【０００５】このため、バンプとチップ内部のＩ／Ｏセ
ルの入力端又は出力端との間を結線する配線、例えば図
４に示す配線６が、ブロック１６の位置により異なって
くる。すなわち、ブロック内のセル配置及びセル間配
線、ブロックの配置、及び、ブロック間の配線が定まら
ないと、バンプとチップ内部のＩ／Ｏセルの入力端又は
出力端との間の配線も定まらない。
ルの入力端又は出力端との間を結線する配線、例えば図
４に示す配線６が、ブロック１６の位置により異なって
くる。すなわち、ブロック内のセル配置及びセル間配
線、ブロックの配置、及び、ブロック間の配線が定まら
ないと、バンプとチップ内部のＩ／Ｏセルの入力端又は
出力端との間の配線も定まらない。
【０００６】
【発明が解決しようとする課題】しかし、バンプとチッ
プ内部とＩ／Ｏセルの入力端又は出力端との間の配線設
計を行っても、その結線要求を１００％満たすことがで
きなかった場合には、ブロックの自動配置設計やブロッ
ク間の自動配線設計をやり直したり、手動で配置配線設
計を変更したりしなければならず、配置配線設計の所要
時間が長くなり、半導体集積回路装置の開発コストが高
くなる原因となる。このような問題は、階層設計しない
場合においても生ずる。
プ内部とＩ／Ｏセルの入力端又は出力端との間の配線設
計を行っても、その結線要求を１００％満たすことがで
きなかった場合には、ブロックの自動配置設計やブロッ
ク間の自動配線設計をやり直したり、手動で配置配線設
計を変更したりしなければならず、配置配線設計の所要
時間が長くなり、半導体集積回路装置の開発コストが高
くなる原因となる。このような問題は、階層設計しない
場合においても生ずる。
【０００７】本発明の目的は、上記問題点に鑑み、バン
プとチップ内部のＩ／Ｏセルの入力端又は出力端との間
の結線要求を、チップ内部の配置配線設計の結果に影響
されずに満たすことができる、半導体集積回路装置の配
線設計方法を提供することにある。
プとチップ内部のＩ／Ｏセルの入力端又は出力端との間
の結線要求を、チップ内部の配置配線設計の結果に影響
されずに満たすことができる、半導体集積回路装置の配
線設計方法を提供することにある。
【０００８】
【課題を解決するための手段及びその作用】本発明に係
る半導体集積回路装置の配線設計方法を、実施例図中の
対応する構成要素の符号を引用して説明する。
る半導体集積回路装置の配線設計方法を、実施例図中の
対応する構成要素の符号を引用して説明する。
【０００９】本発明は、下層にセル列が配置され、例え
ば図４に示す如く最上位の配線２、３上にバンプＢ１
１、Ｂ１２が接合され、バンプがチップ上の定められた
位置に整列配置される半導体集積回路装置の配線設計方
法において、セル列と最上位配線の間の配線層に、各セ
ル列について、例えば図１及び図２に示す如く、セル内
部配線と干渉せず且つセル列４０に平行な帯状領域を、
バンプとセル列４０内のＩ／Ｏセルの入力端又は出力端
との間を結線するための専用領域３３として確保してお
き、該チップ内部のセル間配線設計を行った後に、配線
を専用領域３３内に通してバンプと該Ｉ／Ｏセルの入力
端又は出力端との間の配線設計を行う。
ば図４に示す如く最上位の配線２、３上にバンプＢ１
１、Ｂ１２が接合され、バンプがチップ上の定められた
位置に整列配置される半導体集積回路装置の配線設計方
法において、セル列と最上位配線の間の配線層に、各セ
ル列について、例えば図１及び図２に示す如く、セル内
部配線と干渉せず且つセル列４０に平行な帯状領域を、
バンプとセル列４０内のＩ／Ｏセルの入力端又は出力端
との間を結線するための専用領域３３として確保してお
き、該チップ内部のセル間配線設計を行った後に、配線
を専用領域３３内に通してバンプと該Ｉ／Ｏセルの入力
端又は出力端との間の配線設計を行う。
【００１０】本発明では、セル間配線設計前に帯状の専
用領域３３を各セル列に沿って確保しておき、バンプと
チップ内部のＩ／Ｏセルの入力端又は出力端との間を結
線する配線設計において、この専用領域３３に配線を通
すので、バンプとチップ内部のＩ／Ｏセルの入力端又は
出力端との間の結線要求を、チップ内部の配置配線設計
の結果に影響されずに満たすことができる。
用領域３３を各セル列に沿って確保しておき、バンプと
チップ内部のＩ／Ｏセルの入力端又は出力端との間を結
線する配線設計において、この専用領域３３に配線を通
すので、バンプとチップ内部のＩ／Ｏセルの入力端又は
出力端との間の結線要求を、チップ内部の配置配線設計
の結果に影響されずに満たすことができる。
【００１１】したがって、バンプとチップ内部のＩ／Ｏ
セルの入力端又は出力端との間の結線要求が１回で満た
されないために、ブロックの自動配置設計やブロック間
の自動配線設計をやり直したり、手動で配置配線設計を
変更したりする必要がなくなり、配置配線設計の所要時
間を短縮化でき、半導体集積回路装置の開発コストを低
減することが可能となる。
セルの入力端又は出力端との間の結線要求が１回で満た
されないために、ブロックの自動配置設計やブロック間
の自動配線設計をやり直したり、手動で配置配線設計を
変更したりする必要がなくなり、配置配線設計の所要時
間を短縮化でき、半導体集積回路装置の開発コストを低
減することが可能となる。
【００１２】本発明の第１態様では、例えば図１及び図
２に示す如く、セルライブラリーに登録された各セルに
対しセル内部配線と干渉せず且つ該セルを横切るように
単位領域３０を設定しておき、該セルを配置してセル列
４０を形成したときに単位領域３０が連続し帯状になっ
て専用領域３３が確保されるようにしている。
２に示す如く、セルライブラリーに登録された各セルに
対しセル内部配線と干渉せず且つ該セルを横切るように
単位領域３０を設定しておき、該セルを配置してセル列
４０を形成したときに単位領域３０が連続し帯状になっ
て専用領域３３が確保されるようにしている。
【００１３】この構成の場合、各種半導体集積回路装置
の配置配線設計において、セルを配置してセル列を形成
することにより専用領域３３が自動的に確保されるの
で、半導体集積回路装置の配置配線設計が容易になる。
の配置配線設計において、セルを配置してセル列を形成
することにより専用領域３３が自動的に確保されるの
で、半導体集積回路装置の配置配線設計が容易になる。
【００１４】
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。
明する。
【００１５】図２は、セルライブラリに登録されたセル
Ｃのパターンを示す。このセルＣは、２入力ナンドゲー
トであり、図中、２１、２２及び２３はｐ形拡散領域、
２４、２５及び２６はｎ形拡散領域、Ｇ１及びＧ２は半
導体基板上に絶縁膜を介して形成されるポリシリコン等
のゲート、ＶＤ０は電源配線、ＶＳ０はグランド線、２
７は２入力ナンドゲートを形成するためのセル内メタル
配線である。また、２８〜３２はコンタクトであり、そ
れぞれ、配線２７とｐ形拡散領域２２との間、配線２７
とｎ形拡散領域２６との間、電源配線ＶＤ０とｐ形拡散
領域２１との間、電源配線ＶＤ０とｐ形拡散領域２３と
の間、グランド線ＶＳ０とｎ形拡散領域２４との間及び
グランド線ＶＳ０とｎ形拡散領域２６との間を接続する
ためのものである。
Ｃのパターンを示す。このセルＣは、２入力ナンドゲー
トであり、図中、２１、２２及び２３はｐ形拡散領域、
２４、２５及び２６はｎ形拡散領域、Ｇ１及びＧ２は半
導体基板上に絶縁膜を介して形成されるポリシリコン等
のゲート、ＶＤ０は電源配線、ＶＳ０はグランド線、２
７は２入力ナンドゲートを形成するためのセル内メタル
配線である。また、２８〜３２はコンタクトであり、そ
れぞれ、配線２７とｐ形拡散領域２２との間、配線２７
とｎ形拡散領域２６との間、電源配線ＶＤ０とｐ形拡散
領域２１との間、電源配線ＶＤ０とｐ形拡散領域２３と
の間、グランド線ＶＳ０とｎ形拡散領域２４との間及び
グランド線ＶＳ０とｎ形拡散領域２６との間を接続する
ためのものである。
【００１６】電源配線ＶＤ０、グランド線ＶＳ０及び配
線２７は同一配線層、例えば図４の配線５と同一配線層
であり、配線２７とグランド線ＶＳ０との間のこの配線
層に、バンプ／チップ内部間配線専用単位領域３０を確
保している。この単位領域３０は、その長手方向が電源
配線ＶＤ０及びグランド線ＶＳ０と平行で、セルＣを横
切るように配置されている。単位領域３０は、セルライ
ブラリーに登録された全種のセルＣに対して設定されて
おり、図１に示すようにセルＣ１〜Ｃ５を配置してセル
列４０を形成すると、単位領域３０が連なって帯状のバ
ンプ／チップ内部間配線専用領域３３が確保される。こ
の専用領域３３は、各セル列に対して確保される。
線２７は同一配線層、例えば図４の配線５と同一配線層
であり、配線２７とグランド線ＶＳ０との間のこの配線
層に、バンプ／チップ内部間配線専用単位領域３０を確
保している。この単位領域３０は、その長手方向が電源
配線ＶＤ０及びグランド線ＶＳ０と平行で、セルＣを横
切るように配置されている。単位領域３０は、セルライ
ブラリーに登録された全種のセルＣに対して設定されて
おり、図１に示すようにセルＣ１〜Ｃ５を配置してセル
列４０を形成すると、単位領域３０が連なって帯状のバ
ンプ／チップ内部間配線専用領域３３が確保される。こ
の専用領域３３は、各セル列に対して確保される。
【００１７】バンプ／チップ内部間配線専用領域３３の
幅は、設計しようとする集積回路に応じて、バンプとチ
ップ内部との間を配線するのに必要充分と考えられる値
にされ、デザインルールで制限される配線間隔と、配線
を何本通せるようにするかで定まる。
幅は、設計しようとする集積回路に応じて、バンプとチ
ップ内部との間を配線するのに必要充分と考えられる値
にされ、デザインルールで制限される配線間隔と、配線
を何本通せるようにするかで定まる。
【００１８】バンプ／チップ内部間配線専用領域３３
は、セル間配線設計では使用しない。セルを配置設計し
てセル列を形成し、セル間配線設計を終了した後に（階
層設計の場合も実質的にこれと同じであり、ブロックを
定め、各ブロックにつき、セルを配置設計してセル列を
形成し、ブロック内のセル間配線設計をし、ブロックを
配置設計し、ブロック間を配線設計した後に）、バンプ
／チップ内部間配線専用領域３３に配線を通してバンプ
とチップ内部のＩ／Ｏセルの入力端又は出力端との間を
結線する配線設計を行う。バンプ／チップ内部間配線専
用領域３３には、例えば図４に示すような配線６が敷設
される。配置配線設計は通常、ＣＡＤを用いて自動的に
行われる。
は、セル間配線設計では使用しない。セルを配置設計し
てセル列を形成し、セル間配線設計を終了した後に（階
層設計の場合も実質的にこれと同じであり、ブロックを
定め、各ブロックにつき、セルを配置設計してセル列を
形成し、ブロック内のセル間配線設計をし、ブロックを
配置設計し、ブロック間を配線設計した後に）、バンプ
／チップ内部間配線専用領域３３に配線を通してバンプ
とチップ内部のＩ／Ｏセルの入力端又は出力端との間を
結線する配線設計を行う。バンプ／チップ内部間配線専
用領域３３には、例えば図４に示すような配線６が敷設
される。配置配線設計は通常、ＣＡＤを用いて自動的に
行われる。
【００１９】図３は、図５に示すような階層設計を行っ
た場合のブロック１６及びその付近のバンプとチップ内
部との間の配線の概略を示す。図中、４０〜４８はブロ
ック１６を構成するセル列であり、実線の配線は最上位
層の配線であり、バンプＢ１１、Ｂ１２、Ｂ１３・・・
は最上位層の配線上に接合されたバンプであり、点線の
配線はバンプ／チップ内部間配線専用領域３３を通る下
位層配線である。
た場合のブロック１６及びその付近のバンプとチップ内
部との間の配線の概略を示す。図中、４０〜４８はブロ
ック１６を構成するセル列であり、実線の配線は最上位
層の配線であり、バンプＢ１１、Ｂ１２、Ｂ１３・・・
は最上位層の配線上に接合されたバンプであり、点線の
配線はバンプ／チップ内部間配線専用領域３３を通る下
位層配線である。
【００２０】例えば、最上位配線ａ上にバンプＢ３６が
接合され、最上位配線ａの先端部がコンタクトを介して
Ｉ／Ｏセルの入力端又は出力端に接続されている。ま
た、最上位配線ｂ上にバンプＢ４５が接合され、最上位
配線ｂの先端部にコンタクトを介して下位層配線ｃの一
端部が接続され、下位層配線ｃの他端部がＩ／Ｏセルの
入力端又は出力端、例えば図２の配線２７に、コンタク
トを介して接続されている。
接合され、最上位配線ａの先端部がコンタクトを介して
Ｉ／Ｏセルの入力端又は出力端に接続されている。ま
た、最上位配線ｂ上にバンプＢ４５が接合され、最上位
配線ｂの先端部にコンタクトを介して下位層配線ｃの一
端部が接続され、下位層配線ｃの他端部がＩ／Ｏセルの
入力端又は出力端、例えば図２の配線２７に、コンタク
トを介して接続されている。
【００２１】図中、セル列４５上の電源配線ＶＤ１及び
グランド線ＶＳ１は、図２に示す電源配線ＶＤ０及びグ
ランド線ＶＳ０を連ねたものであり、それぞれ最上位層
の電源配線ＶＤ及びグランド線ＶＳとコンタクトを介し
て接続されている。この接続は、セル列４０〜４４、４
６及び４８上の不図示の電源配線及びグランド線につい
ても同様である。
グランド線ＶＳ１は、図２に示す電源配線ＶＤ０及びグ
ランド線ＶＳ０を連ねたものであり、それぞれ最上位層
の電源配線ＶＤ及びグランド線ＶＳとコンタクトを介し
て接続されている。この接続は、セル列４０〜４４、４
６及び４８上の不図示の電源配線及びグランド線につい
ても同様である。
【００２２】本実施例では、セル間配線設計前に帯状の
バンプ／チップ内部間配線専用領域３３を各セル列に沿
って確保しておき、バンプとチップ内部のＩ／Ｏセルの
入力端又は出力端との間を結線する配線設計において、
この専用領域３３に配線を通すので、バンプとチップ内
部のＩ／Ｏセルの入力端又は出力端との間の結線要求
を、チップ内部の配置配線設計の結果に影響されずに満
たすことができる。したがって、バンプとチップ内部の
Ｉ／Ｏセルの入力端又は出力端との間の結線要求が１回
で満たされないために、ブロックの自動配置設計やブロ
ック間の自動配線設計をやり直したり、手動で配置配線
設計を変更したりする必要がなくなり、配置配線設計の
所要時間を短縮化でき、半導体集積回路装置の開発コス
トを低減することが可能となる。
バンプ／チップ内部間配線専用領域３３を各セル列に沿
って確保しておき、バンプとチップ内部のＩ／Ｏセルの
入力端又は出力端との間を結線する配線設計において、
この専用領域３３に配線を通すので、バンプとチップ内
部のＩ／Ｏセルの入力端又は出力端との間の結線要求
を、チップ内部の配置配線設計の結果に影響されずに満
たすことができる。したがって、バンプとチップ内部の
Ｉ／Ｏセルの入力端又は出力端との間の結線要求が１回
で満たされないために、ブロックの自動配置設計やブロ
ック間の自動配線設計をやり直したり、手動で配置配線
設計を変更したりする必要がなくなり、配置配線設計の
所要時間を短縮化でき、半導体集積回路装置の開発コス
トを低減することが可能となる。
【００２３】なお、本発明には外にも種々の変形例が含
まれる。例えば、階層設計する場合には、図３中の下位
層配線ｄのようにブロック１６の内外にわたるものもあ
るので、バンプとチップ内部との配線をブロック間配線
と同時に行ってもよい。また、上記実施例では各種半導
体集積回路装置に対し配置配線設計を容易にするために
セルにバンプ／チップ内部間配線専用単位領域３０を設
定する場合を説明したが、セルを配置してセル列を形成
した後に、図１に示すようなバンプ／チップ内部間配線
専用領域３３を設定する構成であってもよいことは勿論
である。
まれる。例えば、階層設計する場合には、図３中の下位
層配線ｄのようにブロック１６の内外にわたるものもあ
るので、バンプとチップ内部との配線をブロック間配線
と同時に行ってもよい。また、上記実施例では各種半導
体集積回路装置に対し配置配線設計を容易にするために
セルにバンプ／チップ内部間配線専用単位領域３０を設
定する場合を説明したが、セルを配置してセル列を形成
した後に、図１に示すようなバンプ／チップ内部間配線
専用領域３３を設定する構成であってもよいことは勿論
である。
【００２４】
【発明の効果】以上説明した如く、本発明に係る半導体
集積回路装置の配線設計方法では、セル間配線設計前に
帯状の専用領域を各セル列に沿って確保しておき、バン
プとチップ内部のＩ／Ｏセルの入力端又は出力端との間
を結線する配線設計において、この専用領域に配線を通
すので、バンプとチップ内部のＩ／Ｏセルの入力端又は
出力端との間の結線要求を、チップ内部の配置配線設計
の結果に影響されずに満たすことができるという優れた
効果を奏し、配置配線設計の所要時間短縮化及び半導体
集積回路装置の開発コスト低減に寄与するところが大き
い。
集積回路装置の配線設計方法では、セル間配線設計前に
帯状の専用領域を各セル列に沿って確保しておき、バン
プとチップ内部のＩ／Ｏセルの入力端又は出力端との間
を結線する配線設計において、この専用領域に配線を通
すので、バンプとチップ内部のＩ／Ｏセルの入力端又は
出力端との間の結線要求を、チップ内部の配置配線設計
の結果に影響されずに満たすことができるという優れた
効果を奏し、配置配線設計の所要時間短縮化及び半導体
集積回路装置の開発コスト低減に寄与するところが大き
い。
【００２５】本発明の第１態様によれば、各種半導体集
積回路装置の配置配線設計において、セルを配置してセ
ル列を形成することにより専用領域が自動的に確保され
るので、半導体集積回路装置の配置配線設計が容易にな
るという効果を奏する。
積回路装置の配置配線設計において、セルを配置してセ
ル列を形成することにより専用領域が自動的に確保され
るので、半導体集積回路装置の配置配線設計が容易にな
るという効果を奏する。
【図１】セル列上に確保されたバンプ／チップ内部間配
線専用領域を示すパターン図である。
線専用領域を示すパターン図である。
【図２】セルライブラリーのセル上に設定されたバンプ
／チップ内部間配線専用単位領域を示すパターン図であ
る。
／チップ内部間配線専用単位領域を示すパターン図であ
る。
【図３】バンプ／チップ内部間配線概略図である。
【図４】バンプを備えた半導体チップの要部断面図であ
る。
る。
【図５】従来例の問題点説明図である。
Ｂ１１〜Ｂ８８ バンプ Ｃ、Ｃ１〜Ｃ５ セル ３３ バンプ／チップ内部間配線専用領域 ３０ バンプ／チップ内部間配線専用単位領域 ４０〜４８ セル列 ａ、ｂ 最上位配線 ｃ、ｄ 下位層配線
Claims (2)
- 【請求項１】 下層にセル列（４０〜４８）が配置さ
れ、最上位の配線上にバンプ（Ｂ１１〜Ｂ８８）が接合
され、該バンプがチップ上の定められた位置に整列配置
される半導体集積回路装置の配線設計方法において、 該セル列と該最上位配線（２、３、ａ、ｂ）の間の配線
層に、各セル列についてセル内部配線と干渉せず且つ該
セル列に平行な帯状領域を、該バンプと該セル列内のＩ
／Ｏセルの入力端又は出力端との間を結線するための専
用領域（３３）として確保しておき、該チップ内部のセ
ル間配線設計を行った後に、配線を該専用領域内に通し
て該バンプと該Ｉ／Ｏセルの入力端又は出力端との間の
配線設計を行うことを特徴とする半導体集積回路装置の
配線設計方法。 - 【請求項２】 セルライブラリーに登録された各セルに
対しセル内部配線と干渉せず且つ該セルを横切るように
単位領域（３０）を設定しておき、該セルを配置してセ
ル列（４０〜４８）を形成したときに該単位領域が連続
し帯状になって前記専用領域（３３）が確保されるよう
にしたことを特徴とする請求項１記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4313683A JPH06163693A (ja) | 1992-11-24 | 1992-11-24 | 半導体集積回路装置の配線設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4313683A JPH06163693A (ja) | 1992-11-24 | 1992-11-24 | 半導体集積回路装置の配線設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163693A true JPH06163693A (ja) | 1994-06-10 |
Family
ID=18044260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4313683A Withdrawn JPH06163693A (ja) | 1992-11-24 | 1992-11-24 | 半導体集積回路装置の配線設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163693A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012120110A (ja) * | 2010-12-03 | 2012-06-21 | Rohm Co Ltd | リコンフィギュラブルロジック装置 |
-
1992
- 1992-11-24 JP JP4313683A patent/JPH06163693A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012120110A (ja) * | 2010-12-03 | 2012-06-21 | Rohm Co Ltd | リコンフィギュラブルロジック装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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