JPH061639B2 - サンプルホ−ルド回路 - Google Patents
サンプルホ−ルド回路Info
- Publication number
- JPH061639B2 JPH061639B2 JP62099404A JP9940487A JPH061639B2 JP H061639 B2 JPH061639 B2 JP H061639B2 JP 62099404 A JP62099404 A JP 62099404A JP 9940487 A JP9940487 A JP 9940487A JP H061639 B2 JPH061639 B2 JP H061639B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- circuit
- collector
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はアナログ信号の瞬時値を標本化しこれを保持す
るサンプルホールド回路に関し、特に高速のアナログ信
号を取り扱い、集積回路に適用して有効な技術に関す
る。
るサンプルホールド回路に関し、特に高速のアナログ信
号を取り扱い、集積回路に適用して有効な技術に関す
る。
（従来の技術） 従来、この種のサンプルホールド回路として、第２図に
示すような回路があるが、その動作を以下に述べる。
示すような回路があるが、その動作を以下に述べる。
いま、第２図において、サンプルホールド制御入力端子
３および４（通常、入力端子４には入力端子３に対して
位相が180度異なる矩形波の反転入力が入力される。）
の制御入力電圧ＳＨ，▲▼がそれぞれハイレベル状
態“Ｈ”，ロウレベル状態“Ｌ”（以下、単に“Ｈ”お
よび“Ｌ”と示す。）にある場合には差動トランジスタ
対Ｑ4，Ｑ5および差動トランジスタ対Ｑ6，Ｑ7のうちト
ランジスタＱ4，Ｑ7が共に導通状態、トランジスタ
Ｑ5，Ｑ6が共にしゃ断状態となり本回路の状態はサンプ
ルモードとなる。すなわち、入力端子１から入力される
アナログ入力信号ＶinはトランジスタＱ1のベースに印
加され、Ｑ1はエミッタフォロワ動作をする。Ｑ1のエミ
ッタに接続されたダイオードＤ1ないしＤ3はレベルシフ
ト回路として動作し、その電流は定電流源Ｉ4により供
給される。Ｑ1のベースエミッタ間電圧をＶBE1，ダイオ
ードＤ1ないしＤ3の順方向電圧をすべて等しいと仮定し
ＶDとおくと、トランジスタＱ2のベースに印加される電
圧はＶin−ＶBE1＋３ＶDとなる。定電流源Ｉ4の電流と
Ｑ1の動作電流とを加え合せた電流はＱ4を介して定電流
源Ｉ1の電流となる。エミッタにホールド容量ＣHが接続
されエミッタフォロワ動作をするＱ2は上記Ｖin−ＶBE1
＋３ＶDの電圧をベースに受けＣHを充電する。この時の
Ｑ2のベースエミッタ間電圧をＶBE2とおくとＣHの電位
はＶin−（ＶBE1＋ＶBE2）＋３ＶDとなり、Ｖinに対し
て電位が３ＶD−（ＶBE1＋ＶBE2）レベルシフトされて
追従する。さらに、第２図に示すようにＱ2のエミッタ
にベースが接続されたトランジスタＱ8および定電流源
Ｉ3とからなるエミッタフォロワ回路を接続し、Ｑ8のエ
ミッタすなわち出力端子２より出力信号Ｖ0を取り出す
ようにした場合には、Ｑ8のベースエミッタ間電圧がＶ
BE8の時、Ｖ0はＶin−（ＶBE1＋ＶBE2＋ＶBE8）＋３ＶD
となる。ここで、Ｑ1，Ｑ2，Ｑ8，Ｄ1ないしＤ3の各素
子の電流密度が等しくなるよう設定するとＶBE1＋ＶBE2
＋ＶBE8≒３ＶDとおくことができ、その結果Ｖin≒Ｖ0
とすることが可能となる。すなわち、サンプルモードに
おいては出力信号Ｖ0は入力信号Ｖinに等しく追従する
ことになる。
３および４（通常、入力端子４には入力端子３に対して
位相が180度異なる矩形波の反転入力が入力される。）
の制御入力電圧ＳＨ，▲▼がそれぞれハイレベル状
態“Ｈ”，ロウレベル状態“Ｌ”（以下、単に“Ｈ”お
よび“Ｌ”と示す。）にある場合には差動トランジスタ
対Ｑ4，Ｑ5および差動トランジスタ対Ｑ6，Ｑ7のうちト
ランジスタＱ4，Ｑ7が共に導通状態、トランジスタ
Ｑ5，Ｑ6が共にしゃ断状態となり本回路の状態はサンプ
ルモードとなる。すなわち、入力端子１から入力される
アナログ入力信号ＶinはトランジスタＱ1のベースに印
加され、Ｑ1はエミッタフォロワ動作をする。Ｑ1のエミ
ッタに接続されたダイオードＤ1ないしＤ3はレベルシフ
ト回路として動作し、その電流は定電流源Ｉ4により供
給される。Ｑ1のベースエミッタ間電圧をＶBE1，ダイオ
ードＤ1ないしＤ3の順方向電圧をすべて等しいと仮定し
ＶDとおくと、トランジスタＱ2のベースに印加される電
圧はＶin−ＶBE1＋３ＶDとなる。定電流源Ｉ4の電流と
Ｑ1の動作電流とを加え合せた電流はＱ4を介して定電流
源Ｉ1の電流となる。エミッタにホールド容量ＣHが接続
されエミッタフォロワ動作をするＱ2は上記Ｖin−ＶBE1
＋３ＶDの電圧をベースに受けＣHを充電する。この時の
Ｑ2のベースエミッタ間電圧をＶBE2とおくとＣHの電位
はＶin−（ＶBE1＋ＶBE2）＋３ＶDとなり、Ｖinに対し
て電位が３ＶD−（ＶBE1＋ＶBE2）レベルシフトされて
追従する。さらに、第２図に示すようにＱ2のエミッタ
にベースが接続されたトランジスタＱ8および定電流源
Ｉ3とからなるエミッタフォロワ回路を接続し、Ｑ8のエ
ミッタすなわち出力端子２より出力信号Ｖ0を取り出す
ようにした場合には、Ｑ8のベースエミッタ間電圧がＶ
BE8の時、Ｖ0はＶin−（ＶBE1＋ＶBE2＋ＶBE8）＋３ＶD
となる。ここで、Ｑ1，Ｑ2，Ｑ8，Ｄ1ないしＤ3の各素
子の電流密度が等しくなるよう設定するとＶBE1＋ＶBE2
＋ＶBE8≒３ＶDとおくことができ、その結果Ｖin≒Ｖ0
とすることが可能となる。すなわち、サンプルモードに
おいては出力信号Ｖ0は入力信号Ｖinに等しく追従する
ことになる。
次に、ＳＨ，▲▼がそれぞれ“Ｌ”，“Ｈ”の場
合、Ｑ4，Ｑ7が共にしゃ断状態、Ｑ5，Ｑ6が共に導通状
態になり、本回路はホールドモードとなる。すなわち、
Ｑ7，Ｑ2がしゃ断状態となるからＣHの充電動作は停止
され、ベースがＣHの接地側でない一端に接続されたト
ランジスタＱ3が動作を開始して、ＣHの電位Ｖin＋ＶD
の値は保持される。この時、定電流源Ｉ1，Ｉ2の電流は
ダイオードＤ4およびＱ5，Ｑ6を介して定電流源Ｉ4から
と、Ｑ3およびＱ5，Ｑ6を介して電源線５より供給され
る。
合、Ｑ4，Ｑ7が共にしゃ断状態、Ｑ5，Ｑ6が共に導通状
態になり、本回路はホールドモードとなる。すなわち、
Ｑ7，Ｑ2がしゃ断状態となるからＣHの充電動作は停止
され、ベースがＣHの接地側でない一端に接続されたト
ランジスタＱ3が動作を開始して、ＣHの電位Ｖin＋ＶD
の値は保持される。この時、定電流源Ｉ1，Ｉ2の電流は
ダイオードＤ4およびＱ5，Ｑ6を介して定電流源Ｉ4から
と、Ｑ3およびＱ5，Ｑ6を介して電源線５より供給され
る。
以上に述べたように、第２図により、サンプルモードに
おいては入力信号Ｖinに出力信号Ｖ0が追従（Ｖ0＝
Ｖin）し、ホールドモードに状態が切り換わるとＶinの
瞬時値を保持するというサンプルホールド回路の機能が
実行される。
おいては入力信号Ｖinに出力信号Ｖ0が追従（Ｖ0＝
Ｖin）し、ホールドモードに状態が切り換わるとＶinの
瞬時値を保持するというサンプルホールド回路の機能が
実行される。
（発明が解決しようとする問題点） 上述した従来のサンプルホールド回路においてはホール
ドモードの際、ホールド容量ＣHに接続されたトランジ
スタのバイアス電流（ベース電流）ＩBが原因で、出力
信号Ｖ0がＩB／ＣHなる率で漸時減少傾向を呈する、い
わゆるドループ特性を示す。
ドモードの際、ホールド容量ＣHに接続されたトランジ
スタのバイアス電流（ベース電流）ＩBが原因で、出力
信号Ｖ0がＩB／ＣHなる率で漸時減少傾向を呈する、い
わゆるドループ特性を示す。
高速の入力信号を扱う場合には、一般に素子の動作電流
を大きく設定する必要があるのでバイアス電流も大きく
なり、第２図に示す従来例においてはドループが大きく
なりすぎ、サンプルホールド回路本来の保持機能を失う
ことになる。
を大きく設定する必要があるのでバイアス電流も大きく
なり、第２図に示す従来例においてはドループが大きく
なりすぎ、サンプルホールド回路本来の保持機能を失う
ことになる。
また、ドループを小さくする目的で、バイアス電流ＩB
を小さくするために、ホールド容量ＣHに接続されるト
ランジスタとして接合形電界効果トランジスタあるいは
電流増幅率の大きなトランジスタが用いられることがし
ばしばある。しかし、他の部分とは異なる型式のトラン
ジスタを極く一部とはいえ採用すると、集積回路化にお
いて、標準的な集積回路プロセスに加え上記の特殊なト
ランジスタを同時に作り込むためのプロセスを必要とす
ることになるので集積化プロセスが複雑かつ高価なもの
になるという不都合が生ずる。
を小さくするために、ホールド容量ＣHに接続されるト
ランジスタとして接合形電界効果トランジスタあるいは
電流増幅率の大きなトランジスタが用いられることがし
ばしばある。しかし、他の部分とは異なる型式のトラン
ジスタを極く一部とはいえ採用すると、集積回路化にお
いて、標準的な集積回路プロセスに加え上記の特殊なト
ランジスタを同時に作り込むためのプロセスを必要とす
ることになるので集積化プロセスが複雑かつ高価なもの
になるという不都合が生ずる。
ドループ特性を改善するために、ホールド容量ＣHに接
続されるトランジスタをダーリントン接続形式とした
り、あるいはバイアス電流補償回路を新たに設けること
等の回路技術を用いたり、ホールド容量ＣHの値を大き
くしたりする処置のように、複雑かつ高価な集積回路プ
ロセスを必要としない対策が考えられる。しかし、この
ような回路の採用は本質的に回路応答の高速化には適当
ではなく、サンプルモードにおける速い変化の入力信号
に回路の応答が追従できなくなるという問題を生ずる。
続されるトランジスタをダーリントン接続形式とした
り、あるいはバイアス電流補償回路を新たに設けること
等の回路技術を用いたり、ホールド容量ＣHの値を大き
くしたりする処置のように、複雑かつ高価な集積回路プ
ロセスを必要としない対策が考えられる。しかし、この
ような回路の採用は本質的に回路応答の高速化には適当
ではなく、サンプルモードにおける速い変化の入力信号
に回路の応答が追従できなくなるという問題を生ずる。
（問題点を解決するための手段） 本発明のサンプルホールド回路は、サンプルホールドさ
れるアナログの入力信号がベースに入力されコレクタが
電源に接続された第１のトランジスタと、前記第１のト
ランジスタのエミッタにカソード側が接続された単一若
しくは複数のダイオードまたはダイオード接続されたト
ランジスタからなり第１のダイオード素子と、前記第１
のダイオード素子のアノード側に接続された定電流源
と、前記第１のトランジスタのエミッタにアノード側が
接続されカソード側が前記定電流源に接続された第２の
ダイオードまたはダイオード接続されたトランジスタ
と、一方のトランジスタのコレクタが前記第１のトラン
ジスタのエミッタに接続され他方のトランジスタのコレ
クタが前記第１のダイオード素子のアノード側に接続さ
れた第１の差動回路と、ベースが前記第１のダイオード
素子のアノード側に接続されコレクタが電源に接続され
エミッタにホールド容量が接続された第２のトランジス
タと、一方のトランジスタのコレクタが電源に接続され
他方のトランジスタのコレクタが前記第２のトランジス
タのエミッタに接続された第２の差動回路とを有してい
る。
れるアナログの入力信号がベースに入力されコレクタが
電源に接続された第１のトランジスタと、前記第１のト
ランジスタのエミッタにカソード側が接続された単一若
しくは複数のダイオードまたはダイオード接続されたト
ランジスタからなり第１のダイオード素子と、前記第１
のダイオード素子のアノード側に接続された定電流源
と、前記第１のトランジスタのエミッタにアノード側が
接続されカソード側が前記定電流源に接続された第２の
ダイオードまたはダイオード接続されたトランジスタ
と、一方のトランジスタのコレクタが前記第１のトラン
ジスタのエミッタに接続され他方のトランジスタのコレ
クタが前記第１のダイオード素子のアノード側に接続さ
れた第１の差動回路と、ベースが前記第１のダイオード
素子のアノード側に接続されコレクタが電源に接続され
エミッタにホールド容量が接続された第２のトランジス
タと、一方のトランジスタのコレクタが電源に接続され
他方のトランジスタのコレクタが前記第２のトランジス
タのエミッタに接続された第２の差動回路とを有してい
る。
（作用） 本発明では、動作電流を差動スイッチにより制御する形
式のアナログスイッチを入力回路として用い、サンプル
モードとホールドモードとの切り換えを行なう。そし
て、ホールドモードにおける差動対の動作電流として第
１のトランジスタから第２のダイオード（又はダイオー
ド接続されたトランジスタ）の経路、定電流源および電
源線から直接に電流の供給をすることにより第２のトラ
ンジスタ（ホールド容量充電用トランジスタ）をしゃ断
して、バイアス電流に起因するドループを無くしてい
る。
式のアナログスイッチを入力回路として用い、サンプル
モードとホールドモードとの切り換えを行なう。そし
て、ホールドモードにおける差動対の動作電流として第
１のトランジスタから第２のダイオード（又はダイオー
ド接続されたトランジスタ）の経路、定電流源および電
源線から直接に電流の供給をすることにより第２のトラ
ンジスタ（ホールド容量充電用トランジスタ）をしゃ断
して、バイアス電流に起因するドループを無くしてい
る。
（実施例） 次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例を示す回路図である。いま、サンプ
ルホールド制御入力端子13およびその反転入力端子14の
入力電圧ＳＨ，▲▼がそれぞれ“Ｈ”，“Ｌ”の状
態、すなわち本回路の状態がサンプルモードの場合に
は、差動トランジスタ対Ｑ14，Ｑ15および差動トランジ
スタ対Ｑ16，Ｑ17のうちトランジスタＱ14，Ｑ17が共に
導通状態、トランジスタＱ15，Ｑ16が共にしゃ断状態と
なる。入力端子11から入力されるアナログ信号Ｖinはト
ランジスタＱ11のベースに印加されトランジスタＱ11は
エミッタフォロワ動作をする。トランジスタＱ11のエミ
ッタに接続されたダイオードＤ11，Ｄ12，Ｄ13は定電流
源Ｉ14より電流を供給されレベルシフト回路として動作
する。この時、定電流源Ｉ11の電流はＩ14の電流とＱ11
の動作電流を加えたものとなる。エミッタにホールド容
量ＣHが接続されたトランジスタＱ12はエミッタフォロ
ワ動作をし、ＣHを充電する。Ｑ11，Ｑ12のベースエミ
ッタ間電圧をそれぞれＶBE11，ＶBE12、ダイオードＤ11
ないしＤ13の順方向電圧をすべて等しくＶDと仮定でき
るとすればＣHの電位は、Ｖin−（ＶBE11＋ＶBE12）＋
３ＶDとおくことができ、Ｖinに対して３ＶD−（ＶBE11
＋ＶBE12）だけレベルシフトして入力に追従する。さら
に、第１図に示すようにＱ12のエミッタにベースが接続
されたトランジスタＱ18および定電流源Ｉ13とからなる
エミッタフォロワ回路を付加し、Ｑ18のエミッタすなわ
ち出力端子12から出力信号Ｖ0を取り出すようにした場
合、Ｑ18のベースエミッタ間電圧がＶBE18であるとする
とＶ0＝Ｖin−（ＶBE11＋ＶBE12＋ＶBE18）−３ＶDとな
る。ここでＱ11，Ｑ12，Ｑ18，Ｄ11ないしＤ13の各素子
の電流密度を等しく設定するとＶBE11＋ＶBE12≒２
ＶD，ＶBE11＋ＶBE12＋ＶBE18）≒３ＶDとすることが可
能であり、従ってＣHの電位はＶin＋ＶD、出力電圧Ｖ0
＝Ｖinとなり、それぞれサンプルモードにおいては入力
信号Ｖinに追従する。
は本発明の一実施例を示す回路図である。いま、サンプ
ルホールド制御入力端子13およびその反転入力端子14の
入力電圧ＳＨ，▲▼がそれぞれ“Ｈ”，“Ｌ”の状
態、すなわち本回路の状態がサンプルモードの場合に
は、差動トランジスタ対Ｑ14，Ｑ15および差動トランジ
スタ対Ｑ16，Ｑ17のうちトランジスタＱ14，Ｑ17が共に
導通状態、トランジスタＱ15，Ｑ16が共にしゃ断状態と
なる。入力端子11から入力されるアナログ信号Ｖinはト
ランジスタＱ11のベースに印加されトランジスタＱ11は
エミッタフォロワ動作をする。トランジスタＱ11のエミ
ッタに接続されたダイオードＤ11，Ｄ12，Ｄ13は定電流
源Ｉ14より電流を供給されレベルシフト回路として動作
する。この時、定電流源Ｉ11の電流はＩ14の電流とＱ11
の動作電流を加えたものとなる。エミッタにホールド容
量ＣHが接続されたトランジスタＱ12はエミッタフォロ
ワ動作をし、ＣHを充電する。Ｑ11，Ｑ12のベースエミ
ッタ間電圧をそれぞれＶBE11，ＶBE12、ダイオードＤ11
ないしＤ13の順方向電圧をすべて等しくＶDと仮定でき
るとすればＣHの電位は、Ｖin−（ＶBE11＋ＶBE12）＋
３ＶDとおくことができ、Ｖinに対して３ＶD−（ＶBE11
＋ＶBE12）だけレベルシフトして入力に追従する。さら
に、第１図に示すようにＱ12のエミッタにベースが接続
されたトランジスタＱ18および定電流源Ｉ13とからなる
エミッタフォロワ回路を付加し、Ｑ18のエミッタすなわ
ち出力端子12から出力信号Ｖ0を取り出すようにした場
合、Ｑ18のベースエミッタ間電圧がＶBE18であるとする
とＶ0＝Ｖin−（ＶBE11＋ＶBE12＋ＶBE18）−３ＶDとな
る。ここでＱ11，Ｑ12，Ｑ18，Ｄ11ないしＤ13の各素子
の電流密度を等しく設定するとＶBE11＋ＶBE12≒２
ＶD，ＶBE11＋ＶBE12＋ＶBE18）≒３ＶDとすることが可
能であり、従ってＣHの電位はＶin＋ＶD、出力電圧Ｖ0
＝Ｖinとなり、それぞれサンプルモードにおいては入力
信号Ｖinに追従する。
ＳＨ，▲▼がそれぞれ“Ｌ”，“Ｈ”の場合、すな
わちＱ14，Ｑ17が共にしゃ断状態、Ｑ15，Ｑ16が共に導
通状態になると、本回路はホールドモードとなる。サン
プルモードにおいてはエミッタフォロワ動作をし、ＣH
の充電を行なっていたＱ12がダイオードＤ14の導通によ
りしゃ断状態となり、充電動作を停止し、ＣHの電位Ｖ
in＋ＶDの瞬時値が保持される。すなわち、導通状態に
あるＱ15，Ｑ16の動作電流は、Ｑ16に関しては電源線15
から供給され、またＱ15に関してはＩ14の電流および電
源線15，Ｑ11，Ｄ14の経路で流れる電流を加算したもの
である。従って、Ｑ12に対してはバイアス電流が供給さ
れなくなり、Ｑ12はしゃ断状態となる。
わちＱ14，Ｑ17が共にしゃ断状態、Ｑ15，Ｑ16が共に導
通状態になると、本回路はホールドモードとなる。サン
プルモードにおいてはエミッタフォロワ動作をし、ＣH
の充電を行なっていたＱ12がダイオードＤ14の導通によ
りしゃ断状態となり、充電動作を停止し、ＣHの電位Ｖ
in＋ＶDの瞬時値が保持される。すなわち、導通状態に
あるＱ15，Ｑ16の動作電流は、Ｑ16に関しては電源線15
から供給され、またＱ15に関してはＩ14の電流および電
源線15，Ｑ11，Ｄ14の経路で流れる電流を加算したもの
である。従って、Ｑ12に対してはバイアス電流が供給さ
れなくなり、Ｑ12はしゃ断状態となる。
第１図に示すように、負荷を駆動するため実用上出力部
にエミッタフォロワを付加した例においては、トランジ
スタＱ18とホールド容量ＣHの漏れ電流は無視し得るも
のとしてＱ18の電流増幅率 いては、トランジスタＱ3，Ｑ8の電流増幅率をｈFEと仮
定すると となるため、各定電流源の値を仮にＩ1＝Ｉ2＝Ｉ3＝Ｉ
13，Ｉ1＝２・Ｉ4と仮定すると となる。第１図に実施例のドループレイトは となるから、本実施例の回路によればドループレイトを
従来例の2/5と大幅に低減することが可能となる。
にエミッタフォロワを付加した例においては、トランジ
スタＱ18とホールド容量ＣHの漏れ電流は無視し得るも
のとしてＱ18の電流増幅率 いては、トランジスタＱ3，Ｑ8の電流増幅率をｈFEと仮
定すると となるため、各定電流源の値を仮にＩ1＝Ｉ2＝Ｉ3＝Ｉ
13，Ｉ1＝２・Ｉ4と仮定すると となる。第１図に実施例のドループレイトは となるから、本実施例の回路によればドループレイトを
従来例の2/5と大幅に低減することが可能となる。
（発明の効果） 以上説明したように、本発明によればアナログ信号の瞬
時値を標本化し、さらにこれを保持する回路すなわちサ
ンプルホールド回路において、特に集積回路を考慮した
場合、標本化時の追従速度を損わずに、かつ接合形電界
効果トランジスタ等の特殊な素子を同時に作り込むため
の複雑すなわち高価な集積回路プロセスを要することが
なく、標準的なプロセスにより、その保持特性を従来の
回路に比較して２倍以上向上させることが可能となる効
果がある。
時値を標本化し、さらにこれを保持する回路すなわちサ
ンプルホールド回路において、特に集積回路を考慮した
場合、標本化時の追従速度を損わずに、かつ接合形電界
効果トランジスタ等の特殊な素子を同時に作り込むため
の複雑すなわち高価な集積回路プロセスを要することが
なく、標準的なプロセスにより、その保持特性を従来の
回路に比較して２倍以上向上させることが可能となる効
果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
例の回路図である。 １，11…入力端子、２，12……出力端子、３，４，13，
14…制御入力端子、５，６，15，16…電源線、Ｑ1〜
Ｑ8，Ｑ11〜Ｑ18…トランジスタ、Ｄ1〜Ｄ4，Ｄ11〜Ｄ
14…ダイオード、ＣH…ホールド容量、Ｉ1〜Ｉ4，Ｉ11
〜Ｉ14…定電流源。
例の回路図である。 １，11…入力端子、２，12……出力端子、３，４，13，
14…制御入力端子、５，６，15，16…電源線、Ｑ1〜
Ｑ8，Ｑ11〜Ｑ18…トランジスタ、Ｄ1〜Ｄ4，Ｄ11〜Ｄ
14…ダイオード、ＣH…ホールド容量、Ｉ1〜Ｉ4，Ｉ11
〜Ｉ14…定電流源。
Claims (1)
- 【請求項１】サンプルホールドされるアナログの入力信
号がベースに入力されコレクタが電源に接続された第１
のトランジスタと、前記第１のトランジスタのエミッタ
にカソード側が接続された単一若しくは複数のダイオー
ドまたはダイオード接続されたトランジスタからなる第
１のダイオード素子と、前記第１のダイオード素子のア
ノード側に接続された定電流源と、前記第１のトランジ
スタのエミッタにアノード側が接続されカソード側が前
記定電流源に接続された第２のダイオードまたはダイオ
ード接続されたトランジスタと、一方のトランジスタの
コレクタが前記第１のトランジスタのエミッタに接続さ
れ他方のトランジスタのコレクタが前記第１のダイオー
ド素子のアノード側に接続された第１の差動回路と、ベ
ースが前記第１のダイオード素子のアノード側に接続さ
れコレクタが電源に接続されエミッタにホールド容量が
接続された第２のトランジスタと、一方のトランジスタ
のコレクタが電源に接続され他方のトランジスタのコレ
クタが前記第２のトランジスタのエミッタに接続された
第２の差動回路とを具備してなることを特徴とするサン
プルホールド回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099404A JPH061639B2 (ja) | 1987-04-21 | 1987-04-21 | サンプルホ−ルド回路 |
| US07/155,251 US4806790A (en) | 1987-02-16 | 1988-02-12 | Sample-and-hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099404A JPH061639B2 (ja) | 1987-04-21 | 1987-04-21 | サンプルホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63263698A JPS63263698A (ja) | 1988-10-31 |
| JPH061639B2 true JPH061639B2 (ja) | 1994-01-05 |
Family
ID=14246551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62099404A Expired - Lifetime JPH061639B2 (ja) | 1987-02-16 | 1987-04-21 | サンプルホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061639B2 (ja) |
-
1987
- 1987-04-21 JP JP62099404A patent/JPH061639B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63263698A (ja) | 1988-10-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4806790A (en) | Sample-and-hold circuit | |
| US4574233A (en) | High impedance current source | |
| JPH0554689A (ja) | サンプルホールド回路およびバツフア回路およびそれらを用いたサンプルホールド装置 | |
| US4602172A (en) | High input impedance circuit | |
| US5583459A (en) | Sample hold circuit | |
| EP0088477A1 (en) | Current-discrimination arangement | |
| US4559457A (en) | Sampling circuit | |
| JPH061639B2 (ja) | サンプルホ−ルド回路 | |
| JP2522084B2 (ja) | サンプルホ―ルド回路 | |
| JP2541003B2 (ja) | サンプルホ―ルド回路 | |
| JP3052344B2 (ja) | サンプルホールド回路 | |
| JP2522083B2 (ja) | サンプルホ―ルド回路 | |
| JPH0721959B2 (ja) | サンプルホールド回路 | |
| JPH0584599B2 (ja) | ||
| JPH0584600B2 (ja) | ||
| US4627081A (en) | Shift register stage | |
| JPS63263699A (ja) | サンプルホ−ルド回路 | |
| JP2585285B2 (ja) | サンプル・ホ−ルド回路 | |
| JP2782350B2 (ja) | 低歪電流源 | |
| JPH0512798B2 (ja) | ||
| JPH0445199Y2 (ja) | ||
| JP2568690B2 (ja) | 定電流回路 | |
| SU982096A1 (ru) | Устройство дл хранени и выборки информации | |
| JPH01109807A (ja) | サンプルホールド回路 | |
| JP2661138B2 (ja) | 電流増幅回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080105 Year of fee payment: 14 |