JPS63263699A - サンプルホ−ルド回路 - Google Patents
サンプルホ−ルド回路Info
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- JPS63263699A JPS63263699A JP62099405A JP9940587A JPS63263699A JP S63263699 A JPS63263699 A JP S63263699A JP 62099405 A JP62099405 A JP 62099405A JP 9940587 A JP9940587 A JP 9940587A JP S63263699 A JPS63263699 A JP S63263699A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はアナログ信号の瞬時値を標本化し保持するサン
プルホールド回路に関し、特に高速のアナログ信号を取
り扱い、集積回路に適用して有効な技術に関する。
プルホールド回路に関し、特に高速のアナログ信号を取
り扱い、集積回路に適用して有効な技術に関する。
（従来の技術）
従来、この種のサンプルホールド回路として、第２図に
示すような回路があるが、その動作を以下に述べる。
示すような回路があるが、その動作を以下に述べる。
いま、第２図において、サンプルホールド制御入力端子
３および４（通常、入力端子４には入力端子３に対して
位相が１８０度異金石矩形波の反転入力が入力される。
３および４（通常、入力端子４には入力端子３に対して
位相が１８０度異金石矩形波の反転入力が入力される。
）の制御入力電圧ＳＨ，ＳＨがそれぞれハイレベル状態
“Ｈ”、ロウレベル状態“し” （以下、単に“Ｈ”お
よび“Ｌ”と示す、）にある場合には差動トランジスタ
対Ｑａ＋Ｑｓおよび差動トランジスタ対Ｑ６．Ｑ７のう
ちトランジスタＱ４．Ｑ７が共に導通状態、トランジス
タＱｇ、Ｑ６は共にしゃ断状態となり本回路の状態はサ
ンプルモードとなる。すなわち、入力端子１から入力さ
れるアナログ入力信号ＶｉａはトランジスタＱ１のベー
スに印加され、Ｑｌはエミッタフォロワ動作をするｅＱ
ｔのエミッタに接続されたダイオードＤ！ないしＤ３は
レベルシフト回路として動作し、その電流は定電流源Ｉ
４により供給される。Ｑｌのペースエミッタ間電圧をＶ
ＢＲ１＋ダイオードＤｓないしＤ３の順方向電圧をすべ
て等しいと仮定しｖ！１とおくと、トランジスタＱ２の
ベースに印加される電圧はＶｌｎ−Ｖａε１＋３Ｖ！ｌ
となる。定電流源１４の電流とＱｌの動作電流とを加え
合せた電流はＱ４を介して定電流源１１の電流となる。
“Ｈ”、ロウレベル状態“し” （以下、単に“Ｈ”お
よび“Ｌ”と示す、）にある場合には差動トランジスタ
対Ｑａ＋Ｑｓおよび差動トランジスタ対Ｑ６．Ｑ７のう
ちトランジスタＱ４．Ｑ７が共に導通状態、トランジス
タＱｇ、Ｑ６は共にしゃ断状態となり本回路の状態はサ
ンプルモードとなる。すなわち、入力端子１から入力さ
れるアナログ入力信号ＶｉａはトランジスタＱ１のベー
スに印加され、Ｑｌはエミッタフォロワ動作をするｅＱ
ｔのエミッタに接続されたダイオードＤ！ないしＤ３は
レベルシフト回路として動作し、その電流は定電流源Ｉ
４により供給される。Ｑｌのペースエミッタ間電圧をＶ
ＢＲ１＋ダイオードＤｓないしＤ３の順方向電圧をすべ
て等しいと仮定しｖ！１とおくと、トランジスタＱ２の
ベースに印加される電圧はＶｌｎ−Ｖａε１＋３Ｖ！ｌ
となる。定電流源１４の電流とＱｌの動作電流とを加え
合せた電流はＱ４を介して定電流源１１の電流となる。
エミッタにホールド容量Ｃ，が接続されエミッタフォロ
ワ動作をするＱ２は上記Ｖ １ｎ −ＶＢＩ、１＋ ３
Ｖｌｌ ｆ）電圧ヲヘースに受けＣＨを充電する。こ
の時のＱ２のペースエミッタ間電圧をＶＢε２とおくと
Ｃ，の電位はＶｌｎ −（Ｖａａｔ ＋Ｖａｐ−２）
＋３ＶＤとなり、Ｖｌｎに対して電位が３Ｖ！＋ −（
ＶＢＥＩ ＋Ｖａｐ２） レベルシフトされて追従する
。さらに、第２図に示すようにＱ２のエミッタにベース
が接続されたトランジスタＱ８および定電流源Ｉ３とか
らなるエミッタフォロワ回路を接続し、Ｑａのエミッタ
すなわち出力端子２より出力信号ｖｏを取り出すように
した場合には、Ｑａのペースエミッタ間電圧がＶＢ＋！
８の時・ＶＯはＶｌｎ−（Ｖａａｓ ＋Ｖａｐ：２＋Ｖ
ａａｇ）＋３Ｖｎとなる。ここで、Ｑ１＋ ０２ ＋Ｑ
ａ ＋ Ｄ ｓないしＤ３の各素子の電流密度が等し
くなるよう設定するとＶａａｓ ＋Ｖａｐ２＋Ｖａｒ：
ｇ ＃３ｖ！１とおくことができ、その結果Ｖ ｘｏ
＃Ｖ ｏとすることが可能となる。すなわち、サンプル
モードにおいては出力信号Ｖｏは入力信号Ｖｌｎに等し
く追従することになる。
ワ動作をするＱ２は上記Ｖ １ｎ −ＶＢＩ、１＋ ３
Ｖｌｌ ｆ）電圧ヲヘースに受けＣＨを充電する。こ
の時のＱ２のペースエミッタ間電圧をＶＢε２とおくと
Ｃ，の電位はＶｌｎ −（Ｖａａｔ ＋Ｖａｐ−２）
＋３ＶＤとなり、Ｖｌｎに対して電位が３Ｖ！＋ −（
ＶＢＥＩ ＋Ｖａｐ２） レベルシフトされて追従する
。さらに、第２図に示すようにＱ２のエミッタにベース
が接続されたトランジスタＱ８および定電流源Ｉ３とか
らなるエミッタフォロワ回路を接続し、Ｑａのエミッタ
すなわち出力端子２より出力信号ｖｏを取り出すように
した場合には、Ｑａのペースエミッタ間電圧がＶＢ＋！
８の時・ＶＯはＶｌｎ−（Ｖａａｓ ＋Ｖａｐ：２＋Ｖ
ａａｇ）＋３Ｖｎとなる。ここで、Ｑ１＋ ０２ ＋Ｑ
ａ ＋ Ｄ ｓないしＤ３の各素子の電流密度が等し
くなるよう設定するとＶａａｓ ＋Ｖａｐ２＋Ｖａｒ：
ｇ ＃３ｖ！１とおくことができ、その結果Ｖ ｘｏ
＃Ｖ ｏとすることが可能となる。すなわち、サンプル
モードにおいては出力信号Ｖｏは入力信号Ｖｌｎに等し
く追従することになる。
次に、ＳＨ，ＳＨがそれぞれ１１，１″、“Ｈ″の場合
、Ｑ４．Ｑ７が共にしゃ断状態、Ｑ弓ｗＱ６が共に導通
状態になり、本回路はホールドモードとなる。すなわち
、Ｑ７．Ｑ２がしゃ断状態となるからＣ，の充電動作は
停止され、ベースがＣＨの接地側でない一端に接続され
たトランジスタＱ：１が動作を開始して、ＣＨの電位ｖ
１［ｌ＋ｖ、の値は保持される。この時、定電流源ｔ、
ｌ Ｉ２の電流はダイオードＤ４およびＱｓ 、Ｑａを
介して定電流源■４からと、ＱａおよびＱ！１．Ｑ６を
介して電源１１５より供給される。
、Ｑ４．Ｑ７が共にしゃ断状態、Ｑ弓ｗＱ６が共に導通
状態になり、本回路はホールドモードとなる。すなわち
、Ｑ７．Ｑ２がしゃ断状態となるからＣ，の充電動作は
停止され、ベースがＣＨの接地側でない一端に接続され
たトランジスタＱ：１が動作を開始して、ＣＨの電位ｖ
１［ｌ＋ｖ、の値は保持される。この時、定電流源ｔ、
ｌ Ｉ２の電流はダイオードＤ４およびＱｓ 、Ｑａを
介して定電流源■４からと、ＱａおよびＱ！１．Ｑ６を
介して電源１１５より供給される。
以上に述べたように、第２図により、サンプルモードに
おいては入力信号Ｖ１ｎに出力信号ｖｏが追従（Ｖｏ
＝Ｖ１ｎ ） Ｌ、ホールドモードに状態が切り換わる
とＶ、Ｉｌの瞬時値を保持するというサンプルホールド
回路の機能が実行される。
おいては入力信号Ｖ１ｎに出力信号ｖｏが追従（Ｖｏ
＝Ｖ１ｎ ） Ｌ、ホールドモードに状態が切り換わる
とＶ、Ｉｌの瞬時値を保持するというサンプルホールド
回路の機能が実行される。
（発明が解決しようとする問題点）
上述した従来のサンプルホールド回路においてはホール
ドモードの際、ボールド容量ＣＨに接続されたトランジ
スタのバイアス電流（ベース電流）！Ｂが原因で、出力
信号ｖｏがＩＳ／ＣＨなる率で漸時減少傾向を呈する、
いわゆるドループ特性を示す。
ドモードの際、ボールド容量ＣＨに接続されたトランジ
スタのバイアス電流（ベース電流）！Ｂが原因で、出力
信号ｖｏがＩＳ／ＣＨなる率で漸時減少傾向を呈する、
いわゆるドループ特性を示す。
高速の入力信号を扱う場合には、一般に素子の動作電流
を大きく設定する必要があるのでバイアス電流も大きく
なり、第２図に示すような従来例においてはドループが
大きくなりすぎ、サンプルホールド回路本来の保持機能
を失うことになる。
を大きく設定する必要があるのでバイアス電流も大きく
なり、第２図に示すような従来例においてはドループが
大きくなりすぎ、サンプルホールド回路本来の保持機能
を失うことになる。
また、ドループを小さくする目的で、バイアス電流Ｉ１
１を小さくするためにホールド容量Ｃ，に接続されるト
ランジスタとして接合形電界効果トランジスタあるいは
電流増幅率の大きなトランジスタが用いられることがし
ばしばある。しかし、他の部分とは異なる型式のトラン
ジスタを衝く一部とはいえ採用すると、集積回路化にお
いて、標準的な集積回路プロセスに加え上記の特殊なト
ランジスタを同時に作り込むためのプロセスを必要とす
ることになるので集積化プロセスが複雑かつ高価なもの
になるという不都合が生ずる。
１を小さくするためにホールド容量Ｃ，に接続されるト
ランジスタとして接合形電界効果トランジスタあるいは
電流増幅率の大きなトランジスタが用いられることがし
ばしばある。しかし、他の部分とは異なる型式のトラン
ジスタを衝く一部とはいえ採用すると、集積回路化にお
いて、標準的な集積回路プロセスに加え上記の特殊なト
ランジスタを同時に作り込むためのプロセスを必要とす
ることになるので集積化プロセスが複雑かつ高価なもの
になるという不都合が生ずる。
ドループ特性を改善するために、ホールド容量ＣＨに接
続されるトランジスタをダーリントン接続形式としたり
、あるいはバイアス電流補償回路を新たに設けること等
の回路技術を用いたり、ホールド容量ＣＨの値を大きく
したりする処置のように、複雑かつ高価な集積回路プロ
セスを必要としない対策が考えられる。しかし、このよ
うな回路の採用は本質的に回路応答の高速化には適当で
はなく、サンプルモードにおける速い変化の入力信号に
回路の応答が追従できなくなるという問題を生ずる。
続されるトランジスタをダーリントン接続形式としたり
、あるいはバイアス電流補償回路を新たに設けること等
の回路技術を用いたり、ホールド容量ＣＨの値を大きく
したりする処置のように、複雑かつ高価な集積回路プロ
セスを必要としない対策が考えられる。しかし、このよ
うな回路の採用は本質的に回路応答の高速化には適当で
はなく、サンプルモードにおける速い変化の入力信号に
回路の応答が追従できなくなるという問題を生ずる。
（問題点を解決するための手段）
本発明のサンプルホールド回路は、カレントミラー回路
と、サンプルホールドされるアナログの入力信号がベー
スに入力されコレクタが前記カレントミラー回路のダイ
オード形式接続点に接続された第１のトランジスタと、
前記第１のトランジスタのエミッタにカソード側が接続
されアノード側が前記カレントミラー回路の出力点に接
続された単一若しくは複数のダイオードまたはダイオー
ド接続されたトランジスタからなる第１のダイオード素
子と、前記第１のトランジスタのエミッタにアノード側
が接続されカソード側が前記第１のダイオード素子のア
ノード側に接続された第２のダイオードまたはダイオー
ド接続されたトランジスタと、一方のトランジスタのコ
レクタが前記第１のトランジスタのエミッタに接続され
他方のトランジスタのコレクタが前記第１のダイオード
素子のアノード側に接続された第１の差動回路と、ベー
スが前記第１のダイオード素子のアノード側に接続され
コレクタが電源に接続されエミッタにホールド容量が接
続された第２のトランジスタと、一方のトランジスタの
コレクタが電源に接続され他方のトランジスタのコレク
タが前記第２のトランジスタのエミッタに接続された第
２の差動回路とを有している。
と、サンプルホールドされるアナログの入力信号がベー
スに入力されコレクタが前記カレントミラー回路のダイ
オード形式接続点に接続された第１のトランジスタと、
前記第１のトランジスタのエミッタにカソード側が接続
されアノード側が前記カレントミラー回路の出力点に接
続された単一若しくは複数のダイオードまたはダイオー
ド接続されたトランジスタからなる第１のダイオード素
子と、前記第１のトランジスタのエミッタにアノード側
が接続されカソード側が前記第１のダイオード素子のア
ノード側に接続された第２のダイオードまたはダイオー
ド接続されたトランジスタと、一方のトランジスタのコ
レクタが前記第１のトランジスタのエミッタに接続され
他方のトランジスタのコレクタが前記第１のダイオード
素子のアノード側に接続された第１の差動回路と、ベー
スが前記第１のダイオード素子のアノード側に接続され
コレクタが電源に接続されエミッタにホールド容量が接
続された第２のトランジスタと、一方のトランジスタの
コレクタが電源に接続され他方のトランジスタのコレク
タが前記第２のトランジスタのエミッタに接続された第
２の差動回路とを有している。
（作用）
本発明では、動作電流を差動スイッチにより制御する形
式のアナログスイッチを入力回路として用いてサンプル
モードとホールドモードとの切り換えを行なう、そして
、ホールドモードにおける一方の差動対の動作電流とし
て、第１のトランジスタから第２のダイオード（又はダ
イオード接続されたトランジスタ）の経路で流れるカレ
ントミラー回路の基準電流とカレントミラー回路の出力
電流との和を供給し、第２のトランジスタ（ホールド容
量充電用トランジスタ）をしゃ断することによりバイア
ス電流に起因するドループを無くしている。
式のアナログスイッチを入力回路として用いてサンプル
モードとホールドモードとの切り換えを行なう、そして
、ホールドモードにおける一方の差動対の動作電流とし
て、第１のトランジスタから第２のダイオード（又はダ
イオード接続されたトランジスタ）の経路で流れるカレ
ントミラー回路の基準電流とカレントミラー回路の出力
電流との和を供給し、第２のトランジスタ（ホールド容
量充電用トランジスタ）をしゃ断することによりバイア
ス電流に起因するドループを無くしている。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
いま、サンプルホールド制御入力端子１３およびその反
転入力端子１４の入力電圧ＳＨ，ＳＨがそれぞれ“Ｈ″
、“Ｈ″の状態、すなわち本回路の状態がサンプルモー
ドの場合には、差動トランジスタ対Ｑ１４．Ｑ□５およ
び差動トランジスタ対Ｑ１６゜（ｈｙのうちトランジス
タ（ｈ４１ Ｑ＊ｙが共に導通状態となり、トランジス
タ（ｈｓ＋ Ｑｌｅａが共にしゃ断状態となる。入力端
子１１から入力されるアナログ信号Ｖ１ｎはトランジス
タ（ｈｌのベースに印加され、Ｑｌｌはエミッタフォロ
ワ動作をするａＱｔｒのエミッタに接続されたダイオー
ドＤ１１〜Ｄ１３は、トランジスタＱ１ｅ＊Ｑ２ｏから
なるカレントミラー回路の出力電流がその動作電流とな
りレベルシフト回路として動作する。エミッタにホール
ド容量Ｃ。
転入力端子１４の入力電圧ＳＨ，ＳＨがそれぞれ“Ｈ″
、“Ｈ″の状態、すなわち本回路の状態がサンプルモー
ドの場合には、差動トランジスタ対Ｑ１４．Ｑ□５およ
び差動トランジスタ対Ｑ１６゜（ｈｙのうちトランジス
タ（ｈ４１ Ｑ＊ｙが共に導通状態となり、トランジス
タ（ｈｓ＋ Ｑｌｅａが共にしゃ断状態となる。入力端
子１１から入力されるアナログ信号Ｖ１ｎはトランジス
タ（ｈｌのベースに印加され、Ｑｌｌはエミッタフォロ
ワ動作をするａＱｔｒのエミッタに接続されたダイオー
ドＤ１１〜Ｄ１３は、トランジスタＱ１ｅ＊Ｑ２ｏから
なるカレントミラー回路の出力電流がその動作電流とな
りレベルシフト回路として動作する。エミッタにホール
ド容量Ｃ。
が接続されたトランジスタＱ１２はエミッタフォロワ動
作をし、ＣＨを充電する＊ Ｑｌｌｌ Ｃ１１２のペー
スエミッタ間電圧をそれぞれｖＢａｌ １ ＋ ” Ｉ
ＩＢ １２、ダイオードＤ１１ないしＤ１３の順方向電
圧をすべて等しくｖｌｌと仮定できるとすればｃＨの電
位は、Ｖ五ａ−（Ｖａｒ＋ｓｘ＋Ｖａａ＊ｚ） ＋３Ｖ
！１ トオ＜、ニドｔｊＥでき、Ｖム。に対し”Ｃ３Ｖ
ｎ−（Ｖａｒ：ｓ１＋Ｖａａｔ２＞だけレベルシフトし
て入力に追従する。さらに、第１図に示すように（ｈ２
のエミッタにベースが接続されたトランジスタＱ１ａお
よび定電流源１１３とからなるエミッタフォロワ回路を
付加し、Ｑｊａのエミッタすなわち出力端子１２から出
力信号ｖ。
作をし、ＣＨを充電する＊ Ｑｌｌｌ Ｃ１１２のペー
スエミッタ間電圧をそれぞれｖＢａｌ １ ＋ ” Ｉ
ＩＢ １２、ダイオードＤ１１ないしＤ１３の順方向電
圧をすべて等しくｖｌｌと仮定できるとすればｃＨの電
位は、Ｖ五ａ−（Ｖａｒ＋ｓｘ＋Ｖａａ＊ｚ） ＋３Ｖ
！１ トオ＜、ニドｔｊＥでき、Ｖム。に対し”Ｃ３Ｖ
ｎ−（Ｖａｒ：ｓ１＋Ｖａａｔ２＞だけレベルシフトし
て入力に追従する。さらに、第１図に示すように（ｈ２
のエミッタにベースが接続されたトランジスタＱ１ａお
よび定電流源１１３とからなるエミッタフォロワ回路を
付加し、Ｑｊａのエミッタすなわち出力端子１２から出
力信号ｖ。
を取り出すようにした場合、Ｑｌｇのペースエミッタ間
電圧がｖａａｌａであるとするとＶＯ＝ＶＩ１１−（Ｖ
ａａ＊ｘ＋Ｖａｔ＊２＋Ｖａａｓａ） ＋ ３ ＶＢ
トナ４ 、 、：こでＱｌｌｌ Ｑ１２１ Ｑ１ａ＋
ＤｌｔないしＤ１３の各素子の電流密度を等しく設定す
るとＶａａ＊１＋Ｖ＠ε第２＃２ Ｖｎ ＋ ｖＢｐｔ
ｌｊ＋ｖｌｌＥ１２＋ｖＢａ１８岬３ ＶＦ６とするこ
とが可能であり、従ってＣＨの電位はｖ Ｉａ ＋Ｖ１
１、出力電圧Ｖ Ｏ＝ Ｖ １１１となり、それぞれサ
ンプルモードにおいては入力信号Ｖｔａに追従する。
電圧がｖａａｌａであるとするとＶＯ＝ＶＩ１１−（Ｖ
ａａ＊ｘ＋Ｖａｔ＊２＋Ｖａａｓａ） ＋ ３ ＶＢ
トナ４ 、 、：こでＱｌｌｌ Ｑ１２１ Ｑ１ａ＋
ＤｌｔないしＤ１３の各素子の電流密度を等しく設定す
るとＶａａ＊１＋Ｖ＠ε第２＃２ Ｖｎ ＋ ｖＢｐｔ
ｌｊ＋ｖｌｌＥ１２＋ｖＢａ１８岬３ ＶＦ６とするこ
とが可能であり、従ってＣＨの電位はｖ Ｉａ ＋Ｖ１
１、出力電圧Ｖ Ｏ＝ Ｖ １１１となり、それぞれサ
ンプルモードにおいては入力信号Ｖｔａに追従する。
ＳＨ，ＳＨがそれぞれ“Ｌ ｎ、“Ｈ”の場合、すなわ
ちＱ１４１Ｑ１７が共にしゃ断状態、ＱｌＮ。
ちＱ１４１Ｑ１７が共にしゃ断状態、ＱｌＮ。
Ｑ１６が共に導通状態になると、本回路はホールドモー
ドとなる。サンプルモードにおいてはエミッタフォロワ
動作をし、ＣＭの充電を行なっていたＱｓ２がダイオー
ドＤ１４の導通によりしゃ断状態となり、充電動作を停
止し、Ｃ，４の電位ｖ 、Ｉｌ＋ ｖ Ｂの瞬時値が保
持される。すなわち、導通状態にあるＱ１６の動作電流
は電源１５から供給され、ＱＪｇの動作電流は、Ｑ ｔ
ｐ ＋ Ｑ ２０からなるカレントミラー回路の出力
電流およびＱ１１１１ｈ４の経路で流れるカレントミラ
ー回路の基準電流を加えた電流となる。したがって、ト
ランジスタ（ｈａのＶＣ１＝電圧が上昇し、結局トラン
ジスタ（ｈ２のベース電圧が降下し、トランジスタ（ｈ
２はしゃ断状態となる。
ドとなる。サンプルモードにおいてはエミッタフォロワ
動作をし、ＣＭの充電を行なっていたＱｓ２がダイオー
ドＤ１４の導通によりしゃ断状態となり、充電動作を停
止し、Ｃ，４の電位ｖ 、Ｉｌ＋ ｖ Ｂの瞬時値が保
持される。すなわち、導通状態にあるＱ１６の動作電流
は電源１５から供給され、ＱＪｇの動作電流は、Ｑ ｔ
ｐ ＋ Ｑ ２０からなるカレントミラー回路の出力
電流およびＱ１１１１ｈ４の経路で流れるカレントミラ
ー回路の基準電流を加えた電流となる。したがって、ト
ランジスタ（ｈａのＶＣ１＝電圧が上昇し、結局トラン
ジスタ（ｈ２のベース電圧が降下し、トランジスタ（ｈ
２はしゃ断状態となる。
第１図に示すように、負荷を駆動するなめ実用上出力部
にエミッタフォロワを付加した例においては、トランジ
スタＱｒａとホールド容量Ｃ，の漏れ電流は無視し得る
ものとしてＱｓａの電流増幅率いては、トランジスタＱ
３ 、Ｑｓの電流増幅率をｈｐａと仮定すると となるため、各定電流源の値を仮にｌ、＝１２＝１３
＝Ｉ鵞ｉ Ｉｔ ＝２・１４と設定するととなる。第
１図の実施例のドループレイトはとなるから、本実施例
の回路によればトループレ能となる。
にエミッタフォロワを付加した例においては、トランジ
スタＱｒａとホールド容量Ｃ，の漏れ電流は無視し得る
ものとしてＱｓａの電流増幅率いては、トランジスタＱ
３ 、Ｑｓの電流増幅率をｈｐａと仮定すると となるため、各定電流源の値を仮にｌ、＝１２＝１３
＝Ｉ鵞ｉ Ｉｔ ＝２・１４と設定するととなる。第
１図の実施例のドループレイトはとなるから、本実施例
の回路によればトループレ能となる。
（発明の効果）
以上説明したように、本発明によればアナログ信号の瞬
時値を標本化し、さらにこれを保持する回路すなわちサ
ンプルホールド回路において、特に集積回路化を考慮し
た場合、標本化時の追従速度を損わずに、かつ接合形電
界効果トランジスタ等の特殊な素子を同時に作り込むた
めの複雑すなわち高価な集積回路プロセスを要すること
がなく、標準的なプロセスにより、その保持特性を従来
の回路に比較して２倍以上向上させることが可能となる
効果がある。
時値を標本化し、さらにこれを保持する回路すなわちサ
ンプルホールド回路において、特に集積回路化を考慮し
た場合、標本化時の追従速度を損わずに、かつ接合形電
界効果トランジスタ等の特殊な素子を同時に作り込むた
めの複雑すなわち高価な集積回路プロセスを要すること
がなく、標準的なプロセスにより、その保持特性を従来
の回路に比較して２倍以上向上させることが可能となる
効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
例の回路図である。 １．１１・・・入力端子、２．１２・・・出力端子、３
．４゜１３、１４・・・制御入力端子、５．６，１５．
１６・・・電源線、Ｑｓ 〜Ｑａ 、Ｑｓｓ〜Ｑｚｏ−
）ランジスタ、Ｄ１〜Ｄ ４ ＋ Ｄ １１〜Ｄ１４・
・・ダイオード、Ｃ，・・・ホールド容量、１１〜１４
ｓｌＳｊ〜１鵞３・・・定電流源。
例の回路図である。 １．１１・・・入力端子、２．１２・・・出力端子、３
．４゜１３、１４・・・制御入力端子、５．６，１５．
１６・・・電源線、Ｑｓ 〜Ｑａ 、Ｑｓｓ〜Ｑｚｏ−
）ランジスタ、Ｄ１〜Ｄ ４ ＋ Ｄ １１〜Ｄ１４・
・・ダイオード、Ｃ，・・・ホールド容量、１１〜１４
ｓｌＳｊ〜１鵞３・・・定電流源。
Claims (1)
- カレントミラー回路と、サンプルホールドされるアナロ
グの入力信号がベースに入力されコレクタが前記カレン
トミラー回路のダイオード形式接続点に接続された第１
のトランジスタと、前記第１のトランジスタのエミッタ
にカソード側が接続されアノード側が前記カレントミラ
ー回路の出力点に接続された単一若しくは複数のダイオ
ードまたはダイオード接続されたトランジスタからなる
第１のダイオード素子と、前記第１のトランジスタのエ
ミッタにアノード側が接続されカソード側が前記第１の
ダイオード素子のアノード側に接続された第２のダイオ
ードまたはダイオード接続されたトランジスタと、一方
のトランジスタのコレクタが前記第１のトランジスタの
エミッタに接続され他方のトランジスタのコレクタが前
記第１のダイオード素子のアノード側に接続された第１
の差動回路と、ベースが前記第１のダイオード素子のア
ノード側に接続されコレクタが電源に接続されエミッタ
にホールド容量が接続された第２のトランジスタと、一
方のトランジスタのコレクタが電源に接続され他方のト
ランジスタのコレクタが前記第２のトランジスタのエミ
ッタに接続された第２の差動回路とを具備してなること
を特徴とするサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099405A JPS63263699A (ja) | 1987-04-21 | 1987-04-21 | サンプルホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099405A JPS63263699A (ja) | 1987-04-21 | 1987-04-21 | サンプルホ−ルド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63263699A true JPS63263699A (ja) | 1988-10-31 |
Family
ID=14246579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62099405A Pending JPS63263699A (ja) | 1987-04-21 | 1987-04-21 | サンプルホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63263699A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243235A (en) * | 1990-10-30 | 1993-09-07 | Kabushiki Kaisha Toshiba | Sample-and-hold circuit |
-
1987
- 1987-04-21 JP JP62099405A patent/JPS63263699A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243235A (en) * | 1990-10-30 | 1993-09-07 | Kabushiki Kaisha Toshiba | Sample-and-hold circuit |
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