JPH01109807A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
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- JPH01109807A JPH01109807A JP62267004A JP26700487A JPH01109807A JP H01109807 A JPH01109807 A JP H01109807A JP 62267004 A JP62267004 A JP 62267004A JP 26700487 A JP26700487 A JP 26700487A JP H01109807 A JPH01109807 A JP H01109807A
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- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- 238000004519 manufacturing process Methods 0.000 description 2
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Landscapes
- Amplifiers (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はアナログ信号の瞬時値を標本化し保持するサン
プルホールド回路に関し、特に高速のアナログ信号を取
り扱い、集積回路化に適したサンプルホールド回路に関
する。
プルホールド回路に関し、特に高速のアナログ信号を取
り扱い、集積回路化に適したサンプルホールド回路に関
する。
（従来の技術）
従来、この種のサンプルホールド回路として、第２図に
示すような回路があるが、その動作を以下に述べる。
示すような回路があるが、その動作を以下に述べる。
いま、第２図において、サンプルホールド制御入力端子
３および４（通常、入力端子４は入力端子３に対して位
相が１８０度異なる矩形波の反転入力が入力される。）
の制御入力電圧ＳＨ，ＳＨがそれぞれハイレベル状態“
Ｈ”、ロウレベル状態“Ｌ″ （以下、単に“Ｈ”およ
び“Ｌ”と示す、）にある場合には差動トランジスタ対
Ｑ４．Ｑｓおよび差動トランジスタ対Ｑ、、Ｑ７のうち
トランジスタＱ、、Ｑ７が共に導通状態、トランジスタ
Ｑｓ 、Ｃ６は共にしゃ断状態となり本回路の状態はサ
ンプルモードとなる。すなわち、入力端子１から入力さ
れるアナログ入力信号■ｉはトランジスタＱ、のベース
に印加され、Ｑｌはエミッタフォロワ動作をする。Ｑｌ
のエミッタに接続されたダイオードＤ１ないしり、はレ
ベルシフト回路として動作し、その電流は定電流源Ｉ４
により供給される。Ｑ、のベースエミッタ間電圧をｖ８
６０、ダイオードＤ、ないしＤ３の順方向電圧をすべて
等しいと仮定しＶＤとおくと、トランジスタＱ２のベー
スに印加される電圧はＶ’＋、 Ｖｅ＋＋ ＋３Ｖｏ
となる。定電流源■４の電流とＱ、の動作電流とを加え
合せた電流はＱ、を介して定電流源１１の電流となる。
３および４（通常、入力端子４は入力端子３に対して位
相が１８０度異なる矩形波の反転入力が入力される。）
の制御入力電圧ＳＨ，ＳＨがそれぞれハイレベル状態“
Ｈ”、ロウレベル状態“Ｌ″ （以下、単に“Ｈ”およ
び“Ｌ”と示す、）にある場合には差動トランジスタ対
Ｑ４．Ｑｓおよび差動トランジスタ対Ｑ、、Ｑ７のうち
トランジスタＱ、、Ｑ７が共に導通状態、トランジスタ
Ｑｓ 、Ｃ６は共にしゃ断状態となり本回路の状態はサ
ンプルモードとなる。すなわち、入力端子１から入力さ
れるアナログ入力信号■ｉはトランジスタＱ、のベース
に印加され、Ｑｌはエミッタフォロワ動作をする。Ｑｌ
のエミッタに接続されたダイオードＤ１ないしり、はレ
ベルシフト回路として動作し、その電流は定電流源Ｉ４
により供給される。Ｑ、のベースエミッタ間電圧をｖ８
６０、ダイオードＤ、ないしＤ３の順方向電圧をすべて
等しいと仮定しＶＤとおくと、トランジスタＱ２のベー
スに印加される電圧はＶ’＋、 Ｖｅ＋＋ ＋３Ｖｏ
となる。定電流源■４の電流とＱ、の動作電流とを加え
合せた電流はＱ、を介して定電流源１１の電流となる。
エミッタにホールド容量ＣＨが接続されエミッタフォロ
ワ動作をするＣ２は上記Ｖ １ｍ Ｖ ａＥ＋ ＋
３ Ｖ ｏの電圧をベースに受けＣ）Ｉを充電する。こ
の時のＣ２のペースエミッタ間電圧をＶ ’ｎＷ、１と
おくとＣ）Ｉの電位は■１．−（Ｖ ｅｘｔ ＋ Ｖ
ａｇ２） ＋ ３ Ｖ ｏとなり、ＶＩｆｉに対して電
位が３ Ｖ ｏ （Ｖ ｅａｔ ＋ Ｖ ｅｇ＊
） Ｌ／ベルシフトされて追従する。さらに、第２図に
示すようにＣ２のエミッタにベースが接続されたトラン
ジスタＱ８および定電流源Ｉ、とからなるエミッタフォ
ロワ回路を接続し、Ｃ８のエミッタすなわち出力端子２
より出力信号Ｖｏを収り出すようにした場合には、Ｃ８
のペースエミッタ間電圧がｖｌｌｌ、ａの時、Ｖｏ ハ
Ｖ＋−（Ｖｅｓｔ ＋ＶＩ１２ ＋Ｖｅｉｓ ）＋３ｖ
、となる。ココで、Ｑ ＋ ＋ Ｃ２＋ Ｑｓ ＋ＤＩ
ないしＤ３の各素子の電流密度が等しくなるよう設定す
るとＶ□ｌ＋Ｖ□２＋ Ｖ ｓａａ ＃３ Ｖ 。
ワ動作をするＣ２は上記Ｖ １ｍ Ｖ ａＥ＋ ＋
３ Ｖ ｏの電圧をベースに受けＣ）Ｉを充電する。こ
の時のＣ２のペースエミッタ間電圧をＶ ’ｎＷ、１と
おくとＣ）Ｉの電位は■１．−（Ｖ ｅｘｔ ＋ Ｖ
ａｇ２） ＋ ３ Ｖ ｏとなり、ＶＩｆｉに対して電
位が３ Ｖ ｏ （Ｖ ｅａｔ ＋ Ｖ ｅｇ＊
） Ｌ／ベルシフトされて追従する。さらに、第２図に
示すようにＣ２のエミッタにベースが接続されたトラン
ジスタＱ８および定電流源Ｉ、とからなるエミッタフォ
ロワ回路を接続し、Ｃ８のエミッタすなわち出力端子２
より出力信号Ｖｏを収り出すようにした場合には、Ｃ８
のペースエミッタ間電圧がｖｌｌｌ、ａの時、Ｖｏ ハ
Ｖ＋−（Ｖｅｓｔ ＋ＶＩ１２ ＋Ｖｅｉｓ ）＋３ｖ
、となる。ココで、Ｑ ＋ ＋ Ｃ２＋ Ｑｓ ＋ＤＩ
ないしＤ３の各素子の電流密度が等しくなるよう設定す
るとＶ□ｌ＋Ｖ□２＋ Ｖ ｓａａ ＃３ Ｖ 。
とおくことができ、その結果ｖ１゜＃ｖｏとすることが
可能となる。すなわち、サンプルモードにおいては出力
信号■。は入力信号Ｖｌａに等しく追従することになる
。
可能となる。すなわち、サンプルモードにおいては出力
信号■。は入力信号Ｖｌａに等しく追従することになる
。
次に、ＳＨ，ＳＨがそれぞれ“Ｌ”、“Ｈ”の場合、Ｃ
４，Ｑ、が共にしゃ断状態、Ｑｓ 、 Ｃ６が共に導通
状態になり、本回路はホールドモードとなるずなわち、
Ｃ７，Ｃ２がしゃ断状態となるためＣＨの充電動作は停
止され、ベースがＣＭの接地側でない一端に接続された
トランジスタＱ３が動作を開始して、Ｃ０の電位Ｖ１．
＋Ｖ１）の値は保持される。この時、定電流源Ｉｔ、１
２の電流はダイオードＤ、およびＱｓ 、Ｃ６を介して
定電流源Ｉ４からと、Ｃ３およびＱｓ 、Ｑａを介して
電源線５より供給される。
４，Ｑ、が共にしゃ断状態、Ｑｓ 、 Ｃ６が共に導通
状態になり、本回路はホールドモードとなるずなわち、
Ｃ７，Ｃ２がしゃ断状態となるためＣＨの充電動作は停
止され、ベースがＣＭの接地側でない一端に接続された
トランジスタＱ３が動作を開始して、Ｃ０の電位Ｖ１．
＋Ｖ１）の値は保持される。この時、定電流源Ｉｔ、１
２の電流はダイオードＤ、およびＱｓ 、Ｃ６を介して
定電流源Ｉ４からと、Ｃ３およびＱｓ 、Ｑａを介して
電源線５より供給される。
以上に述べるように、サンプルモードにおいては入力信
号ｖｌａに出力信号ｖ０が追従（Ｖ Ｏ＝ｖ＋ｏ）Ｌ、
ボールドモードに状態が切り換わるとｖＩｆｉの瞬時値
を保持するというサンプルホールド回路の機能が実行さ
れる。
号ｖｌａに出力信号ｖ０が追従（Ｖ Ｏ＝ｖ＋ｏ）Ｌ、
ボールドモードに状態が切り換わるとｖＩｆｉの瞬時値
を保持するというサンプルホールド回路の機能が実行さ
れる。
（発明が解決しようとする問題点）
上述した従来のサンプルホールド回路においてはホール
ドモードの際、ホールド容量ＣＩ４に接続されたトラン
ジスタのバイアス電流（ベース電流）Ｉ８が原因で、出
力信号ｖ０が１．／Ｃ，なる率で漸時減少傾向を呈する
、いわゆるドループ特性を示す。
ドモードの際、ホールド容量ＣＩ４に接続されたトラン
ジスタのバイアス電流（ベース電流）Ｉ８が原因で、出
力信号ｖ０が１．／Ｃ，なる率で漸時減少傾向を呈する
、いわゆるドループ特性を示す。
これに対して、高速の入力信号を扱う場合には、一般に
素子の動作電流を大きく設定する必要があり、バイアス
電流も大きくなるため第２図に示すような従来例におい
てはドループが大きくなりすぎ、サンプルホールド回路
本来の保持機能を失う。
素子の動作電流を大きく設定する必要があり、バイアス
電流も大きくなるため第２図に示すような従来例におい
てはドループが大きくなりすぎ、サンプルホールド回路
本来の保持機能を失う。
また、ドループを小さくするため、バイアス電流Ｉ、を
小さくする意図でホールド容ＪｉＣＨに接続かれるトラ
ンジスタに接合形電界効果トランジスタあるいは電流増
幅率の大きなトランジスタが用いられることがしばしば
あるが、集積回路化を考慮すると、標準的な集積回路プ
ロセスに加え上記の特殊なトランジスタを同時に作り込
むためのプロセスを要し、このドループの問題に対処す
るためだけの理由でプロセスが複雑すなわち高価なもの
になるという不都合が生ずる。
小さくする意図でホールド容ＪｉＣＨに接続かれるトラ
ンジスタに接合形電界効果トランジスタあるいは電流増
幅率の大きなトランジスタが用いられることがしばしば
あるが、集積回路化を考慮すると、標準的な集積回路プ
ロセスに加え上記の特殊なトランジスタを同時に作り込
むためのプロセスを要し、このドループの問題に対処す
るためだけの理由でプロセスが複雑すなわち高価なもの
になるという不都合が生ずる。
さらに、ＣＭに接続されるトランジスタをダーリントン
接続形式とすること、あるいはバイアス電流補償回路を
新たに設けること等の回路技術を用いる場合やＣ０の値
を大きくした場合のように、複雑かつ高価な集積回路プ
ロセスを必要としない場合を考慮しても、これらは本質
的に高速化には適当ではなく、サンプルモードにおける
速い変化の入力信号に回路の応答が追従できなくなると
いう問題を生ずる。
接続形式とすること、あるいはバイアス電流補償回路を
新たに設けること等の回路技術を用いる場合やＣ０の値
を大きくした場合のように、複雑かつ高価な集積回路プ
ロセスを必要としない場合を考慮しても、これらは本質
的に高速化には適当ではなく、サンプルモードにおける
速い変化の入力信号に回路の応答が追従できなくなると
いう問題を生ずる。
（問題点を解決するための手段）
本発明のサンプルホールド回路は、カレントミラー回路
と、入力信号がベースに入力されコレクタが前記カレン
トミラー回路のダイオード形式接続点に接続された第１
のトランジスタと、前記第１のトランジスタのエミッタ
にカソード側が接続されアノード側が前記カレントミラ
ー回路の出力点に接続された単一若しくは複数のダイオ
ード又はダイオード接続されたトランジスタからなるダ
イオード素子と、一方のトランジスタのコレクタが前記
第１のトランジスタのエミッタに接続され他方のトラン
ジスタのコレクタが前記ダイオード素子のアノード側に
接続された第１の差動回路と、ベースが前記ダイオード
素子のアノード側に接続されコレクタが電源に接続され
エミッタにホールド容量が接続された第２のトランジス
タと、一方のトランジスタのコレクタが電源に接続され
他方のトランジスタのコレクタが前記第２のトランジス
タのエミッタに接続された第２の差動回路とを備えてな
る。
と、入力信号がベースに入力されコレクタが前記カレン
トミラー回路のダイオード形式接続点に接続された第１
のトランジスタと、前記第１のトランジスタのエミッタ
にカソード側が接続されアノード側が前記カレントミラ
ー回路の出力点に接続された単一若しくは複数のダイオ
ード又はダイオード接続されたトランジスタからなるダ
イオード素子と、一方のトランジスタのコレクタが前記
第１のトランジスタのエミッタに接続され他方のトラン
ジスタのコレクタが前記ダイオード素子のアノード側に
接続された第１の差動回路と、ベースが前記ダイオード
素子のアノード側に接続されコレクタが電源に接続され
エミッタにホールド容量が接続された第２のトランジス
タと、一方のトランジスタのコレクタが電源に接続され
他方のトランジスタのコレクタが前記第２のトランジス
タのエミッタに接続された第２の差動回路とを備えてな
る。
（作用）
本発明は、動作電流を差動スイッチにより制御する形式
のアナログスイッチを入力回路として用いてサンプルモ
ード、ホールドモードの切り換えを行ない、ホールドモ
ードにおける一方の差動対の動作電流を、信号が入力さ
れるトランジスタからダイオード素子の経路で流れるカ
レントミラー回路の基準電流およびカレントミラー回路
の出力電流とから供給し、他方は電源線から供給するこ
とにより、ホールド容量充電用トランジスタをしゃ断し
て、バイアス電流に起因するドループを無くするもので
ある。
のアナログスイッチを入力回路として用いてサンプルモ
ード、ホールドモードの切り換えを行ない、ホールドモ
ードにおける一方の差動対の動作電流を、信号が入力さ
れるトランジスタからダイオード素子の経路で流れるカ
レントミラー回路の基準電流およびカレントミラー回路
の出力電流とから供給し、他方は電源線から供給するこ
とにより、ホールド容量充電用トランジスタをしゃ断し
て、バイアス電流に起因するドループを無くするもので
ある。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
いま、サンプルホールド制御入力端子１３およびその反
転入力端子１４の入力電圧ＳＨ，ＳＨがそれぞれＨ”、
“Ｌ′”状態、すなわち本回路の状態がサンプルモード
の場合には、差動トランジスタ対Ｑ ＋ ４１ Ｑ Ｉ
５および差動トランジスタ対Ｑ１６１Ｑ＋７のうちト
ランジスタＱ １４Ｉ Ｑ ＋ｙが共に導通状態、トラ
ンジスタＱ １ｓ ＋ Ｑ （６が共にしゃ断状態とな
り、入力端子１１から入力されるアナログ信号ｖ１ｍは
トランジスタＱ１１のベースに印加され、Ｑ 口はエミ
ッタフォロワ動作をする。Ｑｌｌのエミッタに接続され
たダイオードＤ１１ないしＤＩ３は、トランジスタＱ＋
９１Ｑ２０からなるカレントミラー回路の出力電流がそ
の動作電流となり、レベルシフト回路として動作する。
転入力端子１４の入力電圧ＳＨ，ＳＨがそれぞれＨ”、
“Ｌ′”状態、すなわち本回路の状態がサンプルモード
の場合には、差動トランジスタ対Ｑ ＋ ４１ Ｑ Ｉ
５および差動トランジスタ対Ｑ１６１Ｑ＋７のうちト
ランジスタＱ １４Ｉ Ｑ ＋ｙが共に導通状態、トラ
ンジスタＱ １ｓ ＋ Ｑ （６が共にしゃ断状態とな
り、入力端子１１から入力されるアナログ信号ｖ１ｍは
トランジスタＱ１１のベースに印加され、Ｑ 口はエミ
ッタフォロワ動作をする。Ｑｌｌのエミッタに接続され
たダイオードＤ１１ないしＤＩ３は、トランジスタＱ＋
９１Ｑ２０からなるカレントミラー回路の出力電流がそ
の動作電流となり、レベルシフト回路として動作する。
エミッタにホールド容量Ｃ）ｌが接続されたトランジス
タＱ １２はエミッタフォロワ動作をし、ＣＭを充電す
る＊ Ｑ 目＋ Ｑ ＋２のペースエミッタ間電圧をそ
れぞれＶｌｌｌ！Ｉｌｌ Ｖｌｌｌ＋２１ダイオードＤ
＋＋ないしＤ＋ｉの順方向電圧をすべて等しく■。と
仮定できるとすればＣＭの電位は、Ｖ ｔｍ （Ｖ
ｏＫ’＋ ＋＋ｖ、１２）＋３ＶＤとおくことができ、
Ｖｔａ４：：対して３ Ｖｏ −（Ｖ＊ｇ＋＋＋Ｖｅｇ
＋ｉ） ｆ！ケ１ｙヘルシフトして入力に追従する。さ
らに、第１図に示すようにＱ ＋２のエミッタにベース
が接続されたトランジスタＱ ＋ｓおよび定電流源Ｉ１
３とからなるエミッタフォロワ回路を付加し、Ｑ ＋
ａのエミッタすなわち出力端子１２から出力信号■。を
取り出すようにした場合、Ｑ ＋８のペースエミッタ間
電圧がＶｌｌｌｌｌｌであるとするとＶｏ＝Ｖ、、−（
ＶＤｌ＋、＋ｌ＋Ｖ＋＋ｔ＋２＋Ｖｅｔ＋ａ） ＋３Ｖ
ｏとなる。ココテＱ 口。
タＱ １２はエミッタフォロワ動作をし、ＣＭを充電す
る＊ Ｑ 目＋ Ｑ ＋２のペースエミッタ間電圧をそ
れぞれＶｌｌｌ！Ｉｌｌ Ｖｌｌｌ＋２１ダイオードＤ
＋＋ないしＤ＋ｉの順方向電圧をすべて等しく■。と
仮定できるとすればＣＭの電位は、Ｖ ｔｍ （Ｖ
ｏＫ’＋ ＋＋ｖ、１２）＋３ＶＤとおくことができ、
Ｖｔａ４：：対して３ Ｖｏ −（Ｖ＊ｇ＋＋＋Ｖｅｇ
＋ｉ） ｆ！ケ１ｙヘルシフトして入力に追従する。さ
らに、第１図に示すようにＱ ＋２のエミッタにベース
が接続されたトランジスタＱ ＋ｓおよび定電流源Ｉ１
３とからなるエミッタフォロワ回路を付加し、Ｑ ＋
ａのエミッタすなわち出力端子１２から出力信号■。を
取り出すようにした場合、Ｑ ＋８のペースエミッタ間
電圧がＶｌｌｌｌｌｌであるとするとＶｏ＝Ｖ、、−（
ＶＤｌ＋、＋ｌ＋Ｖ＋＋ｔ＋２＋Ｖｅｔ＋ａ） ＋３Ｖ
ｏとなる。ココテＱ 口。
Ｑ １２１ Ｑ ＩＩ！＋ Ｄ １ｒないしＤｒｓの各
素子の電流密度を等しく設定するとＶＩＥ目十Ｖ ｅｔ
Ｉ２＃ ２ Ｖ ｏ ＋Ｖｓ＊＋＋ ＋ Ｖａｔ＋２＋
Ｖｓ！Ｉｓ＝ ３ Ｖｏとすることが可能であり、従
ってＣＨの電位はＶ 、、十Ｖ。、出力電圧Ｖ０＝Ｖ、
、となり、それぞれサンプルモードにおいては入力信号
ｖｌ、に追従する。
素子の電流密度を等しく設定するとＶＩＥ目十Ｖ ｅｔ
Ｉ２＃ ２ Ｖ ｏ ＋Ｖｓ＊＋＋ ＋ Ｖａｔ＋２＋
Ｖｓ！Ｉｓ＝ ３ Ｖｏとすることが可能であり、従
ってＣＨの電位はＶ 、、十Ｖ。、出力電圧Ｖ０＝Ｖ、
、となり、それぞれサンプルモードにおいては入力信号
ｖｌ、に追従する。
ＳＨ，ＳＨがそれぞれ“Ｌ″、Ｈ”の場合、すなわちＱ
１４． Ｑ、７が共にしゃ断状態、Ｑｌ、。
１４． Ｑ、７が共にしゃ断状態、Ｑｌ、。
Ｑ １６が共に導通状態になると、本回路はホールドモ
ードとなる。サンプルモードにおいてはエミッタフォロ
ワ動作をし、ＣＨの充電を行なっていたＱ ＋ ｔがし
ゃ断状態となりＣ）ｌの充電動作を停止し、ＣＨの電位
Ｖ ｌ−＋ Ｖ ｏの瞬時値が保持される。この時、導
通状態にあるＱ＋ｓ＋Ｑ＋６の動作電流は、Ｑ ！６に
関しては電源線１５より供給され、Ｑ ＋ｓに関しては
Ｑｌ９１Ｑ２゜からなるカレントミラー回路の基準電流
がＱｌ、を介し、ＤｌｌからＤｌｌの逆方向経路で流れ
たもの、およびカレントミラー回路の出力電流とから供
給される。
ードとなる。サンプルモードにおいてはエミッタフォロ
ワ動作をし、ＣＨの充電を行なっていたＱ ＋ ｔがし
ゃ断状態となりＣ）ｌの充電動作を停止し、ＣＨの電位
Ｖ ｌ−＋ Ｖ ｏの瞬時値が保持される。この時、導
通状態にあるＱ＋ｓ＋Ｑ＋６の動作電流は、Ｑ ！６に
関しては電源線１５より供給され、Ｑ ＋ｓに関しては
Ｑｌ９１Ｑ２゜からなるカレントミラー回路の基準電流
がＱｌ、を介し、ＤｌｌからＤｌｌの逆方向経路で流れ
たもの、およびカレントミラー回路の出力電流とから供
給される。
第１図に示すように、負荷を駆動するため実用上出力部
にエミッタフォロワを付加した例においては、トランジ
スタＱ ＋ｓとホールド容Ｍ ｃ 、。
にエミッタフォロワを付加した例においては、トランジ
スタＱ ＋ｓとホールド容Ｍ ｃ 、。
の漏れ電流は無視し得るものとしてＱｌ８の電流は一１
１１／ＣＨとなる。これに対して従来例ｈｐ已 においては、トランジスタＱ３．Ｑ８の電流増幅率をり
、Ｅと仮定すると るため、各定電流源の値を仮にＩ ＋ ＝ Ｉ ２ ＝
Ｉ −” Ｉ １３． Ｉ ＋ ＝２・Ｉ、と設定
すると」昌５ ・−ｈ−／Ｃ，ｌとなる。
１１／ＣＨとなる。これに対して従来例ｈｐ已 においては、トランジスタＱ３．Ｑ８の電流増幅率をり
、Ｅと仮定すると るため、各定電流源の値を仮にＩ ＋ ＝ Ｉ ２ ＝
Ｉ −” Ｉ １３． Ｉ ＋ ＝２・Ｉ、と設定
すると」昌５ ・−ｈ−／Ｃ，ｌとなる。
ｄｔ ＝５ｈｒｇ
第１図の実施例のドループレイトは
Ｖ
ｗ ＝２・」Δ＝／ＣＨとなるから、本実ｄ ｔ
ｈｐｔ 施例の回路によればドループレイトを従来例の」しと大
幅に低減することが可能となる。
ｈｐｔ 施例の回路によればドループレイトを従来例の」しと大
幅に低減することが可能となる。
（発明の効果）
以上説明したように、本発明によれば、アナログ信号の
瞬時値を標本化し、さらにこれを保持する回路すなわち
サンプルホールド回路において、特に集積回線路化を考
慮した場合、標本化時の追従速度を損わずに、かつ接合
形電界効果トランジスタ等の特殊な素子を同時に作り込
むための複雑すなわち高価な集積回路製造プロセスを要
することがなく、標本的な製造プロセスにより、その保
持特性を従来の回路に比較して２倍以上向上させること
が可能となる効果がある。
瞬時値を標本化し、さらにこれを保持する回路すなわち
サンプルホールド回路において、特に集積回線路化を考
慮した場合、標本化時の追従速度を損わずに、かつ接合
形電界効果トランジスタ等の特殊な素子を同時に作り込
むための複雑すなわち高価な集積回路製造プロセスを要
することがなく、標本的な製造プロセスにより、その保
持特性を従来の回路に比較して２倍以上向上させること
が可能となる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
例の回路図である。 １．１１・・・入力端子、２．１２・・・出力端子、３
，４゜１３、１４・・・制御入力端子、５ 、６ 、１
５．１６・・・電源線、Ｑ、 〜Ｑ、、Ｑ、、、Ｑ、２
．Ｑ、、 〜Ｑ２．−１−ランジスタ、Ｄ、〜Ｄ−、Ｄ
ｚ〜Ｄ目・・・ダイオード、Ｃｏ・・・ホールド容量、
■、〜Ｉ＋＋Ｉ＋＋〜Ｉ’＋３・・・定電流源。
例の回路図である。 １．１１・・・入力端子、２．１２・・・出力端子、３
，４゜１３、１４・・・制御入力端子、５ 、６ 、１
５．１６・・・電源線、Ｑ、 〜Ｑ、、Ｑ、、、Ｑ、２
．Ｑ、、 〜Ｑ２．−１−ランジスタ、Ｄ、〜Ｄ−、Ｄ
ｚ〜Ｄ目・・・ダイオード、Ｃｏ・・・ホールド容量、
■、〜Ｉ＋＋Ｉ＋＋〜Ｉ’＋３・・・定電流源。
Claims (1)
- カレントミラー回路と、入力信号がベースに入力されコ
レクタが前記カレントミラー回路のダイオード形式接続
点に接続された第１のトランジスタと、前記第１のトラ
ンジスタのエミッタにカソード側が接続されアノード側
が前記カレントミラー回路の出力点に接続された単一若
しくは複数のダイオード又はダイオード接続されたトラ
ンジスタからなるダイオード素子と、一方のトランジス
タのコレクタが前記第１のトランジスタのエミッタに接
続され他方のトランジスタのコレクタが前記ダイオード
素子のアノード側に接続された第１の差動回路と、ベー
スが前記ダイオード素子のアノード側に接続されコレク
タが電源に接続されエミッタにホールド容量が接続され
た第２のトランジスタと、一方のトランジスタのコレク
タが電源に接続され他方のトランジスタのコレクタが前
記第２のトランジスタのエミッタに接続された第２の差
動回路とを備えてなることを特徴とするサンプルホール
ド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267004A JPH01109807A (ja) | 1987-10-22 | 1987-10-22 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267004A JPH01109807A (ja) | 1987-10-22 | 1987-10-22 | サンプルホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109807A true JPH01109807A (ja) | 1989-04-26 |
Family
ID=17438722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62267004A Pending JPH01109807A (ja) | 1987-10-22 | 1987-10-22 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109807A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112994445A (zh) * | 2021-04-25 | 2021-06-18 | 四川蕊源集成电路科技有限公司 | 减少dc-dc电源电磁干扰的装置和方法 |
-
1987
- 1987-10-22 JP JP62267004A patent/JPH01109807A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112994445A (zh) * | 2021-04-25 | 2021-06-18 | 四川蕊源集成电路科技有限公司 | 减少dc-dc电源电磁干扰的装置和方法 |
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