JPH06164260A - カレントミラー回路 - Google Patents
カレントミラー回路Info
- Publication number
- JPH06164260A JPH06164260A JP4317024A JP31702492A JPH06164260A JP H06164260 A JPH06164260 A JP H06164260A JP 4317024 A JP4317024 A JP 4317024A JP 31702492 A JP31702492 A JP 31702492A JP H06164260 A JPH06164260 A JP H06164260A
- Authority
- JP
- Japan
- Prior art keywords
- current mirror
- mirror circuit
- transistor
- source
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 claims description 5
- 230000000694 effects Effects 0.000 abstract description 3
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 9
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】カレントミラー回路で、ベース電流補償のトラ
ンジスタの影響による電流差をなくすこと。 【構成】ベース電流補償のトランジスタをＭＯＳトラン
ジスタ４にする。これにより、ベース電流補償のトラン
ジスタによる影響はなくなる。
ンジスタの影響による電流差をなくすこと。 【構成】ベース電流補償のトランジスタをＭＯＳトラン
ジスタ４にする。これにより、ベース電流補償のトラン
ジスタによる影響はなくなる。
Description
【０００１】
【産業上の利用分野】本発明はカレントミラー回路に関
し、特に半導体集積回路化したカレントミラー回路に関
する。
し、特に半導体集積回路化したカレントミラー回路に関
する。
【０００２】
【従来の技術】従来のカレントミラー回路としては、図
５に示すような回路が一般的である。図５において、従
来のカレントミラー回路は、ＰＮＰ型トランジスタ１及
び２のエミッタが高電位側電源５に接続されており、ベ
ースは共通でＮＰＮ型トランジスタ３のコレクタに接続
されており、ＰＮＰトランジスタ１のコレクタと上記Ｎ
ＰＮ型トランジスタ３のベースは入力端子１１と共に、
定電圧源６の高電位側に接続され、定電圧源６の低電位
側とＮＰＮ型トランジスタ３のエミッタとは低電位側電
源１０に接続され、ＰＮＰ型トランジスタ２のコレクタ
は、出力端子７に接続されている。
５に示すような回路が一般的である。図５において、従
来のカレントミラー回路は、ＰＮＰ型トランジスタ１及
び２のエミッタが高電位側電源５に接続されており、ベ
ースは共通でＮＰＮ型トランジスタ３のコレクタに接続
されており、ＰＮＰトランジスタ１のコレクタと上記Ｎ
ＰＮ型トランジスタ３のベースは入力端子１１と共に、
定電圧源６の高電位側に接続され、定電圧源６の低電位
側とＮＰＮ型トランジスタ３のエミッタとは低電位側電
源１０に接続され、ＰＮＰ型トランジスタ２のコレクタ
は、出力端子７に接続されている。
【０００３】
【発明が解決しようとする課題】従来のカレントミラー
回路では、定電圧源６に流れる電流Ｉ６と出力端子７に
流れる電流Ｉ７に差が生じる。今、ＰＮＰ型トランジス
タ１及び２は電気的特性が等しいとして、トランジスタ
１のベース電流をＩＢ，コレクタ電流をＩＣ，順方向電
流増幅率ををｈＦＥとし、これらはトランジスタ２と等
しいものとする。ＮＰＮ型トランジスタ３のベース電流
をＩＢ′，コレクタ電流をＩＣ′，順方向電流増幅率を
ｈＦＥ′とすると、次の（１）乃至（４）式が得られ
る。
回路では、定電圧源６に流れる電流Ｉ６と出力端子７に
流れる電流Ｉ７に差が生じる。今、ＰＮＰ型トランジス
タ１及び２は電気的特性が等しいとして、トランジスタ
１のベース電流をＩＢ，コレクタ電流をＩＣ，順方向電
流増幅率ををｈＦＥとし、これらはトランジスタ２と等
しいものとする。ＮＰＮ型トランジスタ３のベース電流
をＩＢ′，コレクタ電流をＩＣ′，順方向電流増幅率を
ｈＦＥ′とすると、次の（１）乃至（４）式が得られ
る。
【０００４】 ＩＢ＝ＩＣ／ｈＦＥ＝Ｉ７／ｈＦＥ …（１） ＩＢ′＝ＩＣ′／ｈＦＥ′ …（２） ＩＣ′＝２・ＩＢ …（３） Ｉ７＝Ｉ６＋ＩＢ′ …（４） 前記（４）式を変形し、さらに前記（２），（３），
（１）式を順に代入すると、次の（５）式が得られる。
（１）式を順に代入すると、次の（５）式が得られる。
【０００５】 Ｉ７−Ｉ６＝ＩＢ′＝２・ＩＣ／ｈＦＥ′・ｈＦＥ＝２・Ｉ７／ｈＦＥ′・ｈ ＦＥ …（５） よって、２・Ｉ７＝ｈＦＥ′・ｈＦＥだけ、Ｉ６はＩ７
より少ない。設計上、この差はないのが望ましい。この
ような差が生じないようにしたカレントミラー回路を提
供することが、本発明の目的である。
より少ない。設計上、この差はないのが望ましい。この
ような差が生じないようにしたカレントミラー回路を提
供することが、本発明の目的である。
【０００６】
【課題を解決するための手段】本発明のカレントミラー
回路の第１の構成は、第１，第２のトランジスタのベー
ス同士を共通接続し、エミッタを共に第１の定電位源に
接続し、前記第２のトランジスタのコレクタを出力端子
となし、前記第１のトランジスタのコレクタを入力端子
となし、前記入力端子と第２の定電位源との間に定電圧
源を接続し、ドレイン又はソースが前記ベース同士の共
通接続点に、ゲートが前記入力端子に、ソース又はドレ
インが前記第２の定電位源にそれぞれ接続された電界効
果トランジスタを設けたことを特徴とする。
回路の第１の構成は、第１，第２のトランジスタのベー
ス同士を共通接続し、エミッタを共に第１の定電位源に
接続し、前記第２のトランジスタのコレクタを出力端子
となし、前記第１のトランジスタのコレクタを入力端子
となし、前記入力端子と第２の定電位源との間に定電圧
源を接続し、ドレイン又はソースが前記ベース同士の共
通接続点に、ゲートが前記入力端子に、ソース又はドレ
インが前記第２の定電位源にそれぞれ接続された電界効
果トランジスタを設けたことを特徴とする。
【０００７】本発明のカレントミラー回路の第２の構成
は、前記記載のカレントミラー回路において、前記第
１，第２のトランジスタのエミッタはそれぞれ抵抗を介
した後に前記第１の定電位源に接続したことを特徴とす
る。
は、前記記載のカレントミラー回路において、前記第
１，第２のトランジスタのエミッタはそれぞれ抵抗を介
した後に前記第１の定電位源に接続したことを特徴とす
る。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のカレントミラー回路
を示す回路図である。
る。図１は本発明の第１の実施例のカレントミラー回路
を示す回路図である。
【０００９】図１において、本実施例のカレントミラー
回路は、第１，第２のＰＮＰ型トランジスタ１及び２の
エミッタが高電位側電源５に接続され、トランジスタ
１，２のベースを共にＮチャネルＭＯＳ型電界効果トラ
ンジスタ４のドレインに接続し、トランジスタ１のコレ
クタとトランジスタ４のゲートと入力端子１１とを定電
圧源６の高電位側に接続し、定電圧源６の低電位側とト
ランジスタ４のソースとを低電位側電源１０へ接続し、
トランジスタ２のコレクタを出力端子７に接続してい
る。
回路は、第１，第２のＰＮＰ型トランジスタ１及び２の
エミッタが高電位側電源５に接続され、トランジスタ
１，２のベースを共にＮチャネルＭＯＳ型電界効果トラ
ンジスタ４のドレインに接続し、トランジスタ１のコレ
クタとトランジスタ４のゲートと入力端子１１とを定電
圧源６の高電位側に接続し、定電圧源６の低電位側とト
ランジスタ４のソースとを低電位側電源１０へ接続し、
トランジスタ２のコレクタを出力端子７に接続してい
る。
【００１０】ＭＯＳトランジスタ４のゲートには電流は
流れ込まないので、第１，第２のＰＮＰトランジスタ
１，２の電気的特性が等しい時、従来例で生じていた定
電圧源６と出力端子７とを流れる電流の差即ちＩＢ′＝
２・Ｉ７／ｈＦＥ′ｈＦＥ（前記（５）式）はほぼゼロ
となる。
流れ込まないので、第１，第２のＰＮＰトランジスタ
１，２の電気的特性が等しい時、従来例で生じていた定
電圧源６と出力端子７とを流れる電流の差即ちＩＢ′＝
２・Ｉ７／ｈＦＥ′ｈＦＥ（前記（５）式）はほぼゼロ
となる。
【００１１】図２は本発明の第２の実施例のカレントミ
ラー回路を示す回路図である。図２において、本実施例
のカレントミラー回路は、動作が、第１の実施例と同様
であるが、本第２の実施例では、ＮＰＮバイポーラトラ
ンジスタ１，２の高電位側と高電位側電源との間に、そ
れぞれ抵抗８，９を接続したものである。これによっ
て、ノイズに対しより強いカレントミラー回路になると
いう効果がある。
ラー回路を示す回路図である。図２において、本実施例
のカレントミラー回路は、動作が、第１の実施例と同様
であるが、本第２の実施例では、ＮＰＮバイポーラトラ
ンジスタ１，２の高電位側と高電位側電源との間に、そ
れぞれ抵抗８，９を接続したものである。これによっ
て、ノイズに対しより強いカレントミラー回路になると
いう効果がある。
【００１２】図３は本発明の第３の実施例のカレントミ
ラー回路を示す回路図である。図３において、本実施例
は、図１のＰＮＰトランジスタ１，２をＮＰＮトランジ
スタ１′，２′となし、ＮチャネルＭＯＳトランジスタ
４をＰチャネルＭＯＳトランジスタ４′となし、回路構
成したものである。この動作は図１と同様である。
ラー回路を示す回路図である。図３において、本実施例
は、図１のＰＮＰトランジスタ１，２をＮＰＮトランジ
スタ１′，２′となし、ＮチャネルＭＯＳトランジスタ
４をＰチャネルＭＯＳトランジスタ４′となし、回路構
成したものである。この動作は図１と同様である。
【００１３】図４は本発明の第４の実施例のカレントミ
ラー回路を示す回路図である。図４において、本実施例
は、図２の回路におけるＰＮＰ型トランジスタ１，２を
ＮＰＮ型トランジスタ１′，２′となし、Ｎチャネル型
をＰチャネル型ＭＯＳトランジスタ４′として、回路構
成したものである。この動作は、図２と同様である。
ラー回路を示す回路図である。図４において、本実施例
は、図２の回路におけるＰＮＰ型トランジスタ１，２を
ＮＰＮ型トランジスタ１′，２′となし、Ｎチャネル型
をＰチャネル型ＭＯＳトランジスタ４′として、回路構
成したものである。この動作は、図２と同様である。
【００１４】
【発明の効果】以上説明したように、本発明は、ベース
電流を小さくする構成を用いたことにより、カレントミ
ラーのベース電流補償のトランジスタのベース電流の影
響をなくすという効果がある。
電流を小さくする構成を用いたことにより、カレントミ
ラーのベース電流補償のトランジスタのベース電流の影
響をなくすという効果がある。
【図１】本発明の第１の実施例のカレントミラー回路を
示す回路図である。
示す回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】本発明の第３の実施例の回路図である。
【図４】本発明の第４の実施例の回路図である。
【図５】従来のカレントミラー回路を示す回路図であ
る。
る。
１，２ ＰＮＰ型トランジスタ １′，２′ ＮＰＮ型トランジスタ ３ ＮＰＮ型トランジスタ ４ ＮＭＯＳトランジスタ ４′ ＰＭＯＳトランジスタ ５ 高電位側電源 ６ 定電圧源 ７ 出力端子 ８，９ 抵抗 １０ 低電位側電源 １１ 入力端子
Claims (4)
- 【請求項１】 第１，第２のトランジスタのベース同士
を共通接続し、エミッタを共に第１の定電位源に接続
し、前記第２のトランジスタのコレクタを出力端子とな
し、前記第１のトランジスタのコレクタを入力端子とな
し、前記入力端子と第２の定電位源との間に定電圧源を
接続し、ドレイン又はソースが前記ベース同士の共通接
続点に、ゲートが前記入力端子に、ソース又はドレイン
が前記第２の定電位源にそれぞれ接続された電界効果ト
ランジスタを設けたことを特徴とするカレントミラー回
路。 - 【請求項２】 請求項１に記載のカレントミラー回路に
おいて、前記第１，第２のトランジスタのエミッタはそ
れぞれ抵抗を介した後に前記第１の定電位源に接続され
ていることを特徴とするカレントミラー回路。 - 【請求項３】 第１，第２のトランジスタＰＮＰ型であ
り、かつ電界効果トランジスタがＮチャネル型である請
求項１又は２に記載のカレントミラー回路。 - 【請求項４】 第１，第２のトランジスタがＮＰＮ型で
あり、かつ電界効果トランジスタがＰチャネル型である
請求項１又は２に記載のカレントミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317024A JPH06164260A (ja) | 1992-11-26 | 1992-11-26 | カレントミラー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317024A JPH06164260A (ja) | 1992-11-26 | 1992-11-26 | カレントミラー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164260A true JPH06164260A (ja) | 1994-06-10 |
Family
ID=18083575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4317024A Pending JPH06164260A (ja) | 1992-11-26 | 1992-11-26 | カレントミラー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164260A (ja) |
-
1992
- 1992-11-26 JP JP4317024A patent/JPH06164260A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1022750A (ja) | 低電圧演算増幅器の入力段および方法 | |
| JPH07101822B2 (ja) | 定電流バイアス回路を備えた増幅器 | |
| US4893091A (en) | Complementary current mirror for correcting input offset voltage of diamond follower, especially as input stage for wide-band amplifier | |
| JP2715642B2 (ja) | 半導体集積回路 | |
| US4647841A (en) | Low voltage, high precision current source | |
| US4451800A (en) | Input bias adjustment circuit for amplifier | |
| EP0522786B1 (en) | Dynamic biasing for class A amplifier | |
| EP0160035B1 (en) | High efficiency igfet operational amplifier | |
| JP3157746B2 (ja) | 定電流回路 | |
| KR920013891A (ko) | 모노리틱 집적 파워 증폭기의 단일 이득 최종 스테이지 | |
| US4994694A (en) | Complementary composite PNP transistor | |
| JP4291658B2 (ja) | カレントミラー回路 | |
| JPH09105763A (ja) | コンパレータ回路 | |
| JP2830578B2 (ja) | 定電流発生回路 | |
| JPH04127703A (ja) | 演算増幅回路 | |
| US5063310A (en) | Transistor write current switching circuit for magnetic recording | |
| US5049833A (en) | Amplifier stage | |
| JPH0851324A (ja) | バッファアンプ | |
| KR970024161A (ko) | 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로 | |
| JP2674274B2 (ja) | 基準電圧回路 | |
| JPH06326526A (ja) | トランジスタの制御電流補償用回路装置 | |
| US6249184B1 (en) | Rail-to-rail input stage | |
| JPS6259487B2 (ja) | ||
| JP2596151B2 (ja) | 電圧比較器 | |
| JPH0151207B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990223 |