JPS6259487B2 - - Google Patents
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- Publication number
- JPS6259487B2 JPS6259487B2 JP57128701A JP12870182A JPS6259487B2 JP S6259487 B2 JPS6259487 B2 JP S6259487B2 JP 57128701 A JP57128701 A JP 57128701A JP 12870182 A JP12870182 A JP 12870182A JP S6259487 B2 JPS6259487 B2 JP S6259487B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- current
- base
- npn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は演算増幅器の入力部もしくは後段増
幅器として使用されるベース電流補正回路に関す
るものである。
幅器として使用されるベース電流補正回路に関す
るものである。
周知のように、演算増幅器においては、入力イ
ンピーダンスが有限値であり、このため入力バイ
アス電流を可及的に小さくさせることが要求され
る。
ンピーダンスが有限値であり、このため入力バイ
アス電流を可及的に小さくさせることが要求され
る。
第１図は入力バイアス電流を小さくさせるため
のベース電流補正回路を組み込んだ従来の演算増
幅器の構成を示すものである。
のベース電流補正回路を組み込んだ従来の演算増
幅器の構成を示すものである。
同図において、１，２は互にエミツタ同志を接
続した第１および第２のNPNトランジスタ、３
は１対の入力端子T1，T2の一方T1にベースが接
続された第３のNPNトランジスタで、エミツタ
が上記第１のトランジスタ１のベースに接続され
ている。４は他方の入力端子T2にベースが接続
された第４のNPNトランジスタであり、そのエ
ミツタが上記第２のトランジスタ２のベースに接
続されている。５，６は互にベース同志が接続さ
れて、ミラー回路を構成する１対のPNPトランジ
スタで、一方のトランジスタ５はそのベース・コ
レクタ間が短絡されてダイオードとして構成され
ている。
続した第１および第２のNPNトランジスタ、３
は１対の入力端子T1，T2の一方T1にベースが接
続された第３のNPNトランジスタで、エミツタ
が上記第１のトランジスタ１のベースに接続され
ている。４は他方の入力端子T2にベースが接続
された第４のNPNトランジスタであり、そのエ
ミツタが上記第２のトランジスタ２のベースに接
続されている。５，６は互にベース同志が接続さ
れて、ミラー回路を構成する１対のPNPトランジ
スタで、一方のトランジスタ５はそのベース・コ
レクタ間が短絡されてダイオードとして構成され
ている。
８は上記第１のトランジスタ１のエミツタに接
続された定電流源である。９はNPN出力トラン
ジスタ、１０は出力トランジスタ９のエミツタに
接続された抵抗体で、この抵抗体１０と上記トラ
ンジスタ９との直列回路は電源１１の両端に並列
に接続されており、抵抗体１０とトランジスタ９
との接続点を出力端子T0に接続してある。
続された定電流源である。９はNPN出力トラン
ジスタ、１０は出力トランジスタ９のエミツタに
接続された抵抗体で、この抵抗体１０と上記トラ
ンジスタ９との直列回路は電源１１の両端に並列
に接続されており、抵抗体１０とトランジスタ９
との接続点を出力端子T0に接続してある。
この回路において、トランジスタ３，４のエミ
ツタ電流は各トランジスタ１，２の１／ｈFEとな
り、入力端子T1，T2の入力バイアス電流はそれ
ぞれトランジスタ３，４の各エミツタ電流の１／
ｈFEと小さくなる。しかし、この従来のものはト
ランジスタ３，４の各エミツタ電流が小さくなる
ため、全体の周波数特性を悪くさせる欠点があ
る。
ツタ電流は各トランジスタ１，２の１／ｈFEとな
り、入力端子T1，T2の入力バイアス電流はそれ
ぞれトランジスタ３，４の各エミツタ電流の１／
ｈFEと小さくなる。しかし、この従来のものはト
ランジスタ３，４の各エミツタ電流が小さくなる
ため、全体の周波数特性を悪くさせる欠点があ
る。
この発明は上記従来のものの欠点を除去するた
めになされたもので、エミツタを定電流源に接続
した多分割コレクタ形のラテラルPNPトランジス
タの各コレクタを第１および第２のNPNトラン
ジスタの各ベースにそれぞれ接続することによ
り、周波数特性の悪化を招くことなく、入力バイ
アス電流を抑制できるベース電流補正回路を提供
することを目的としている。
めになされたもので、エミツタを定電流源に接続
した多分割コレクタ形のラテラルPNPトランジス
タの各コレクタを第１および第２のNPNトラン
ジスタの各ベースにそれぞれ接続することによ
り、周波数特性の悪化を招くことなく、入力バイ
アス電流を抑制できるベース電流補正回路を提供
することを目的としている。
以下、この発明の一実施例を図面にしたがつて
説明する。
説明する。
第２図はこの発明に係るベース電流補正回路の
一例を示すものである。
一例を示すものである。
同図において、２１はベースが入力端子T1に
接続された第１のNPNトランジスタ、２２は第
１のNPNトランジスタ２１のコレクタ電流Ｉと
等しい電流Ｉを発生する定電流源、２３は上記定
電流源２２にコレクタが接続された第２のNPN
トランジスタである。２４は多分割コレクタ形の
ラテラルPNPトランジスタであり、エミツタが上
記定電流源２２と第２のNPNトランジスタ２３
のコレクタとの接続点に接続されている。上記
PNPトランジスタ２４の第１のコレクタ２４ａが
第１のNPNトランジスタ２１のベースに、第２
のコレクタ２４ｂが第２のNPNトランジスタ２
３のベースにそれぞれ接続されている。また、ベ
ースは、図示していない回路により能動領域とな
る電位にバイアスされている。
接続された第１のNPNトランジスタ、２２は第
１のNPNトランジスタ２１のコレクタ電流Ｉと
等しい電流Ｉを発生する定電流源、２３は上記定
電流源２２にコレクタが接続された第２のNPN
トランジスタである。２４は多分割コレクタ形の
ラテラルPNPトランジスタであり、エミツタが上
記定電流源２２と第２のNPNトランジスタ２３
のコレクタとの接続点に接続されている。上記
PNPトランジスタ２４の第１のコレクタ２４ａが
第１のNPNトランジスタ２１のベースに、第２
のコレクタ２４ｂが第２のNPNトランジスタ２
３のベースにそれぞれ接続されている。また、ベ
ースは、図示していない回路により能動領域とな
る電位にバイアスされている。
上記構成において、第１および第２のNPNト
ランジスタ２１，２３が集積回路構造で作られて
いる場合、それぞれのエミツタ接地電流増幅率ｈ
FEの揃いは非常に良い。このため、両トランジス
タ２１，２３の電流増幅率ｈFEが一致していると
して説明を行なう。
ランジスタ２１，２３が集積回路構造で作られて
いる場合、それぞれのエミツタ接地電流増幅率ｈ
FEの揃いは非常に良い。このため、両トランジス
タ２１，２３の電流増幅率ｈFEが一致していると
して説明を行なう。
上記第１のNPNトランジスタ２１のコレクタ
電流をＩとすれば、そのベース電流はＩ／ｈFEで
ある。上記第１のNPNトランジスタ２１のコレ
クタ電流と同じ電流値に設定されている定電流源
２２の電流Ｉは、第１および第２のNPNトラン
ジスタ２１，２３の各電流増幅率ｈFEが十分大き
ければ、ほぼ、第２のNPNトランジスタ２３の
コレクタ電流となる。したがつて、第２のNPN
トランジスタ２３のベース電流は、Ｉ／ｈFEとな
り、これは多分割コレクタ形のラテラルPNPトラ
ンジスタ２４の１つのコレクタ２４ｂのコレクタ
電流となる。上記ラテラルPNPトランジスタ２４
の各コレクタ２４ａ，２４ｂの大きさが等しいな
らば、第１のNPNトランジスタ２１のベースに
接続されている上記ラテラルPNPトランジスタ２
４のコレクタ２４ａを流れるコレクタ電流もＩ／
ｈFEとなり、上記第１のNPNトランジスタ２１
のベース電流と等しくなるため、入力端子T1に
電流は流れないことになる。
電流をＩとすれば、そのベース電流はＩ／ｈFEで
ある。上記第１のNPNトランジスタ２１のコレ
クタ電流と同じ電流値に設定されている定電流源
２２の電流Ｉは、第１および第２のNPNトラン
ジスタ２１，２３の各電流増幅率ｈFEが十分大き
ければ、ほぼ、第２のNPNトランジスタ２３の
コレクタ電流となる。したがつて、第２のNPN
トランジスタ２３のベース電流は、Ｉ／ｈFEとな
り、これは多分割コレクタ形のラテラルPNPトラ
ンジスタ２４の１つのコレクタ２４ｂのコレクタ
電流となる。上記ラテラルPNPトランジスタ２４
の各コレクタ２４ａ，２４ｂの大きさが等しいな
らば、第１のNPNトランジスタ２１のベースに
接続されている上記ラテラルPNPトランジスタ２
４のコレクタ２４ａを流れるコレクタ電流もＩ／
ｈFEとなり、上記第１のNPNトランジスタ２１
のベース電流と等しくなるため、入力端子T1に
電流は流れないことになる。
第３図は第２図の回路を入力部に使用した演算
増幅器を示すものである。
増幅器を示すものである。
同図において、２５は第１のNPNトランジス
タ２１のエミツタにコレクタが接続された第３の
NPNトランジスタ、２６はラテラルPNPトラン
ジスタ２４を能動域に保つベース電位を与えるた
めの第４のトランジスタ、２７は第１のNPNト
ランジスタ２１にエミツタが接続された第５の
NPNトランジスタで、そのベースが入力端子T2
に接続されるとともに、ラテラルPNPトランジス
タ２４の第１のコレクタ２４a1に接続されてい
る。上記ラテラルPNPトランジスタ２４における
第１のコレクタ電流２４a1，２４a2と、第２のコ
レクタ２４ｂとの面積比は１：３に設定されてい
る。また第２のNPNトランジスタ２３と第３の
NPNトランジスタ２５の各エミツタ面積比は
１：２に設定されている。
タ２１のエミツタにコレクタが接続された第３の
NPNトランジスタ、２６はラテラルPNPトラン
ジスタ２４を能動域に保つベース電位を与えるた
めの第４のトランジスタ、２７は第１のNPNト
ランジスタ２１にエミツタが接続された第５の
NPNトランジスタで、そのベースが入力端子T2
に接続されるとともに、ラテラルPNPトランジス
タ２４の第１のコレクタ２４a1に接続されてい
る。上記ラテラルPNPトランジスタ２４における
第１のコレクタ電流２４a1，２４a2と、第２のコ
レクタ２４ｂとの面積比は１：３に設定されてい
る。また第２のNPNトランジスタ２３と第３の
NPNトランジスタ２５の各エミツタ面積比は
１：２に設定されている。
２８，２９はミラー回路を構成するPNPトラン
ジスタ、３０はNPN出力トランジスタ、３１は
抵抗体、３２は電源である。
ジスタ、３０はNPN出力トランジスタ、３１は
抵抗体、３２は電源である。
上記構成の演算増幅器では、トランジスタ２
３，２５のエミツタ面積比が１：２であるため、
トランジスタ２３のコレクタ電流Ｉに対し、トラ
ンジスタ２５のコレクタ電流は2Iであり、トラン
ジスタ２３のベース電流とトランジスタ２５のベ
ース電流の和は3I／ｈFEとなつている。一方、ラ
テラルPNPトランジスタ２４の第１のコレクタ２
４a1，２４a2と第２のコレクタ２４ｂの面積比が
１：３であるため、トランジスタ２１，２７の各
ベースに接続されているコレクタ２４a1，２４a2
に流れる電流はＩ／ｈFEである。
３，２５のエミツタ面積比が１：２であるため、
トランジスタ２３のコレクタ電流Ｉに対し、トラ
ンジスタ２５のコレクタ電流は2Iであり、トラン
ジスタ２３のベース電流とトランジスタ２５のベ
ース電流の和は3I／ｈFEとなつている。一方、ラ
テラルPNPトランジスタ２４の第１のコレクタ２
４a1，２４a2と第２のコレクタ２４ｂの面積比が
１：３であるため、トランジスタ２１，２７の各
ベースに接続されているコレクタ２４a1，２４a2
に流れる電流はＩ／ｈFEである。
演算増幅器の通常の動作条件では、入力端子
T1とT2が同電位に設定されるため、上記トラン
ジスタ２１，２７の各エミツタ電流は等しくＩと
なるため、そのベース電流はＩ／ｈFEとなり、ラ
テラルPNPトランジスタ２４のコレクタ電流と等
しくなるため、入力端子T1，T2には入力電流が
流れない。
T1とT2が同電位に設定されるため、上記トラン
ジスタ２１，２７の各エミツタ電流は等しくＩと
なるため、そのベース電流はＩ／ｈFEとなり、ラ
テラルPNPトランジスタ２４のコレクタ電流と等
しくなるため、入力端子T1，T2には入力電流が
流れない。
第４図は、ＰチヤンネルMOS形トランジスタ
入力の演算増幅器の後段増幅器にこの発明を適用
した応用例である。
入力の演算増幅器の後段増幅器にこの発明を適用
した応用例である。
同図において、４１は第１のNPNトランジス
タ、４２は定電流源、４３は第２のPNPトランジ
スタ、４４は多分割コレクタ形のラテラルPNPト
ランジスタであり、このトランジスタ４４のエミ
ツタが上記定電流源４２に接続され、第１のコレ
クタ４４ａが第１のNPNトランジスタ４１のベ
ースに、第２のコレクタ４４ｂが第２のNPNト
ランジスタ４３のベースにそれぞれ接続されてい
る。
タ、４２は定電流源、４３は第２のPNPトランジ
スタ、４４は多分割コレクタ形のラテラルPNPト
ランジスタであり、このトランジスタ４４のエミ
ツタが上記定電流源４２に接続され、第１のコレ
クタ４４ａが第１のNPNトランジスタ４１のベ
ースに、第２のコレクタ４４ｂが第２のNPNト
ランジスタ４３のベースにそれぞれ接続されてい
る。
４５はゲートが一方の入力端子T1に接続され
たMOS形NPNトランジスタ、４６はゲートが他
方の入力端子T2に接続されたMOS形トランジス
タ、４７は上記MOS形トランジスタ４５，４６
の定電流源である。４８，４９はミラー回路を構
成するNPNトランジスタ、５０はラテラルPNP
トランジスタ４４のベースに接続され、ベース電
位を能動域にバイアスするダイオード、５１は第
１のNPNトランジスタ４１のコレクタが接続さ
れた定電流源で、両者５１，４１の接続点を出力
端子T0に接続してある。５２は電源である。
たMOS形NPNトランジスタ、４６はゲートが他
方の入力端子T2に接続されたMOS形トランジス
タ、４７は上記MOS形トランジスタ４５，４６
の定電流源である。４８，４９はミラー回路を構
成するNPNトランジスタ、５０はラテラルPNP
トランジスタ４４のベースに接続され、ベース電
位を能動域にバイアスするダイオード、５１は第
１のNPNトランジスタ４１のコレクタが接続さ
れた定電流源で、両者５１，４１の接続点を出力
端子T0に接続してある。５２は電源である。
この回路において、初段のバイアス電流I1は、
MOS形トランジスタ４５，４６のゲート・ソー
ス間電圧を比較的小さい値にして使用しようとす
れば、出力電流I2ほど多く流すことはできない。
MOS形トランジスタ４５，４６のゲート・ソー
ス間電圧を比較的小さい値にして使用しようとす
れば、出力電流I2ほど多く流すことはできない。
この回路では、NPNトランジスタ４８，４９
のベース電流も補正するために、第２のNPNト
ランジスタ４３に流す電流Ｉは、Ｉ＝I2−I1に設
定するのが最も適している。
のベース電流も補正するために、第２のNPNト
ランジスタ４３に流す電流Ｉは、Ｉ＝I2−I1に設
定するのが最も適している。
以上のように、この発明は多分割コレクタ形の
ラテラルPNPトランジスタの上記コレクタによつ
て第１および第２のNPNトランジスタに電流を
流すようにしたから、周波数特性の良い状態で入
力バイアス電流を小さくし得るベース電流補正回
路を提供することができる。
ラテラルPNPトランジスタの上記コレクタによつ
て第１および第２のNPNトランジスタに電流を
流すようにしたから、周波数特性の良い状態で入
力バイアス電流を小さくし得るベース電流補正回
路を提供することができる。
第１図は従来のベース電流補正回路を組み込ん
だ演算増幅器を示す電気回路図、第２図はこの発
明に係るベース電流補正回路の一例を示す電気回
路図、第３図および第４図はそれぞれこの発明の
具体的な異なる応用例を示す電気回路図である。 ２１，４１……第１のNPNトランジスタ、２
２，４２……定電流源、２３，４３……第２の
NPNトランジスタ、２４，４４……多分割コレ
クタ形ラテラルPNPトランジスタ、２４ａ，２４
a1，２４a2，４４ａ……第１のコレクタ、２４
ｂ，４４ｂ……第２のコレクタ。なお、図中同一
符号は同一もしくは相当部分を示す。
だ演算増幅器を示す電気回路図、第２図はこの発
明に係るベース電流補正回路の一例を示す電気回
路図、第３図および第４図はそれぞれこの発明の
具体的な異なる応用例を示す電気回路図である。 ２１，４１……第１のNPNトランジスタ、２
２，４２……定電流源、２３，４３……第２の
NPNトランジスタ、２４，４４……多分割コレ
クタ形ラテラルPNPトランジスタ、２４ａ，２４
a1，２４a2，４４ａ……第１のコレクタ、２４
ｂ，４４ｂ……第２のコレクタ。なお、図中同一
符号は同一もしくは相当部分を示す。
Claims (1)
- １ ベースに入力信号が印加される第１のNPN
トランジスタと、この第１のNPNトランジスタ
のコレクタ電流とほぼ等しい電流を発生する定電
流電源がコレクタに接続されている第２のNPN
トランジスタと、エミツタが上記第２のNPNト
ランジスタのコレクタに、また第１のコレクタが
上記第１のNPNトランジスタのベースに、さら
に第２のコレクタが上記第２のNPNトランジス
タのベースにそれぞれ接続されベースが能動域と
なる電位にバイアスされている多分割コレクタ形
のラテラルPNPトランジスタとを備えてなるベー
ス電流補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128701A JPS5917712A (ja) | 1982-07-21 | 1982-07-21 | ベ−ス電流補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128701A JPS5917712A (ja) | 1982-07-21 | 1982-07-21 | ベ−ス電流補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5917712A JPS5917712A (ja) | 1984-01-30 |
| JPS6259487B2 true JPS6259487B2 (ja) | 1987-12-11 |
Family
ID=14991283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57128701A Granted JPS5917712A (ja) | 1982-07-21 | 1982-07-21 | ベ−ス電流補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5917712A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471174A (en) * | 1994-12-05 | 1995-11-28 | Motorola, Inc. | Amplifier having an output stage with bias current cancellation |
| US6965267B2 (en) * | 2004-02-27 | 2005-11-15 | Analog Devices, Inc. | Bipolar differential input stage with input bias current cancellation circuit |
-
1982
- 1982-07-21 JP JP57128701A patent/JPS5917712A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5917712A (ja) | 1984-01-30 |
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