JPH06164391A - アナログ／デジタル変換装置 - Google Patents

Abstract

(57)【要約】 【構成】 コンパレータ１８の出力に相当する逐次比較
レジスタへの書き込みデータをデジタル信号で外部から
直接書き込むことのできる経路２と、テストモード時に
上記コンパレータからの比較結果を無効にしてこの経路
を有効にする回路８とを設けるようにした。 【効果】 テスト用のアナログ信号を外部から与えるこ
となく、デジタル部のテストが可能となり、テストの可
制御性が向上し、また不良検出率が著しく高まり、不良
解析時の効率が向上するという効果が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、逐次比較形のアナロ
グ／デジタル変換装置に関し、特に、これに内蔵するテ
スト回路の改良を図ったものに関するものである。

【０００２】

【従来の技術】アナログ・ディジタル変換装置は時間
的，量的に連続なアナログ信号を時間的，量的に離散し
たディジタル信号に変換するもので、その変換の過程と
しては、表２に示すように、標本化→量子化→符号化の
過程を順に行なうものである。

【０００３】アナログ・ディジタル変換装置はその基本
原理に基づいて分類すると積分方式と比較方式とに大別
され、この２つの方式はさらに表１に示すように分類さ
れるが、ＬＳＩ化が進んでいる方式は積分形，逐次比較
形，並列形，直並列形の４つのタイプである。

【０００４】このうち、積分形アナログ・ディジタル変
換装置，逐次比較形アナログ・ディジタル変換装置は従
来からＩＣ化されたものが数多く実用化されていたが、
近年、ＬＳＩの高密度化，高速化技術の進展により、並
列形アナログ・ディジタル変換装置，直並列形アナログ
・ディジタル変換装置のモノリシックタイプのものが実
用化されるようになった。

【０００５】とくに画像信号処理のディジタル指向のキ
ーデバイスとなるビデオ帯域の高速アナログ・ディジタ
ル変換装置や、マイクロプロセッサの入力装置としての
高速でかつ低消費電力のモノリシックアナログ・ディジ
タル変換装置が開発されている。

【０００６】一般的な傾向としては高速性が要求される
ものはバイポーラ，低消費電力が要求されるものはＭＯ
Ｓであるが、近年のＭＯＳトランジスタの高密度，低消
費電力化によってその境界は明確でなくなりつつある
（以上、「超ＬＳＩ総合事典」（株）サイエンスフォー
ラム 昭和６３年３月３１日発行 PP.3〜4 より抜
粋)。

【０００７】

【表１】

【０００８】

【表２】

【０００９】図５は逐次比較形のアナログ／デジタル変
換装置の一般的な構成を示すブロック図である。図５に
おいて、１６は外部からのアナログ信号を入力するため
のアナログ入力端子であり、アナログ入力信号をサンプ
ル・ホールドするサンプル・ホールド回路もこれに含ま
れるものとする。１７は逐次比較レジスタ４に保持され
たデジタル信号をアナログ信号に変換するデジタル／ア
ナログ（Ｄ／Ａ）変換器、１８はアナログ入力端子１６
からのアナログ信号とデジタル／アナログ変換器１７か
らのアナログ信号とを逐次比較するコンパレータ、４は
コンパレータ１８からの比較結果のデジタル信号を逐次
格納する逐次比較レジスタ、５はアナログ入力端子１６
および逐次比較レジスタ４のタイミングを制御するとと
もに逐次比較レジスタ４の出力を格納すべきＡ／Ｄレジ
スタ６のビットを制御する制御回路、６はこのアナログ
／デジタル変換装置と同一チップ上に搭載された図示し
ないＣＰＵに対し、Ａ／Ｄ変換結果を読み出す際に、デ
ータバス１４へ出力する変換結果を格納しておくＡ／Ｄ
レジスタである。なお、１９はこのアナログ／デジタル
変換装置をテストする際に使用するＤ／Ａ変換器であ
る。

【００１０】図６はこのアナログ／デジタル変換装置の
従来のデジタル部の構成を示すブロック図である。図４
において、３ｂは３入力ＮＡＮＤゲートにより構成さ
れ、逐次比較レジスタ４に書き込むデータを制御信号１
２に同期させ、ラッチ回路１０に書き込みたいデータを
伝達する書き込みタイミング同期回路、７は逐次比較レ
ジスタ４のラッチ回路１０に書き込むビットを最上位ビ
ットから最下位ビットに向けて順次指定するＡ／Ｄ変換
ビットセレクタ、８ａは図５のコンパレータ１８による
比較結果を反転するインバータ、９はこのインバータ８
ａにより反転されたコンパレータ１８による比較結果
を、逐次比較レジスタ４に書き込むための書き込み経
路、１０はインバータ８ａ，経路９および書き込みタイ
ミング同期回路３ｂを介して伝達された、図５のコンパ
レータ１８からの変換結果を逐次比較レジスタ４の中で
保持するためのラッチ回路、１１は制御回路５から出力
され、逐次比較レジスタ４の内容を格納しておくＡ／Ｄ
レジスタ６のビットを指定するためのデコード信号、１
２は制御回路５から出力され、逐次比較レジスタ４のＡ
／Ｄ変換ビットセレクタ７，書き込みタイミング同期回
路３ｂおよびラッチ回路１０の動作タイミングを制御す
る信号、１４はチップ内部の各部の回路とデータのやり
とりを行なうためのデータバスである。

【００１１】次にその動作について、図５および図６を
用いて説明する。まず、最上位ビットの変換のため、制
御回路５によりＤ／Ａ変換器１７が基準電圧の１／２の
電圧を発生するように制御され、これがコンパレータ１
８の一方の端子に入力される。

【００１２】一方、コンパレータ１８の他方の端子には
アナログ入力電圧がアナログ入力端子１６を介して入力
される。

【００１３】このようにして入力されたアナログ入力電
圧とＤ／Ａ変換器１７の出力電圧がコンパレータ１８に
よって比較され、その比較結果が逐次比較レジスタ４の
Ａ／Ｄ変換ビットセレクタ７によりラッチ回路１０の最
上位ビットに格納されて最上位ビットの変換が終了す
る。

【００１４】次のビットの変換では先の変換結果によ
り、基準電圧の１／２よりアナログ入力電圧が大きかっ
た場合は基準電圧の３／４（＝１／２＋１／４）の電圧
がＤ／Ａ変換器１７より出力され、コンパレータ１８で
アナログ入力電圧と比較され、その結果が逐次比較レジ
スタ４のラッチ回路１０における最上位より１ビット下
位のビットに格納される。

【００１５】また、先の変換結果でアナログ入力電圧が
基準電圧の１／２より小さかった場合は、基準電圧の１
／４（＝１／２−１／４）の電圧がＤ／Ａ変換器１７よ
り出力されてコンパレータ１８でアナログ入力電圧と比
較され、その結果が逐次比較レジスタ４のラッチ回路１
０における最上位より１ビット下位のビットに格納され
る。

【００１６】さらにその次のビットでは、先の変換結果
により、基準電圧の３／４よりアナログ入力電圧が大き
かった場合は基準電圧の７／８（＝１／２＋１／４＋１
／８）の電圧がＤ／Ａ変換器１７より出力され、コンパ
レータ１８でアナログ入力電圧と比較され、その結果が
逐次比較レジスタ４のラッチ回路１０における最上位よ
り２ビット下位のビットに格納される。

【００１７】また、先の変換結果により、基準電圧の３
／４よりアナログ入力電圧が小さかった場合は基準電圧
の５／８（＝１／２＋１／４−１／８）の電圧がＤ／Ａ
変換器１７より出力され、コンパレータ１８でアナログ
入力電圧と比較され、その結果が逐次比較レジスタ４の
ラッチ回路１０における最上位より２ビット下位のビッ
トに格納される。

【００１８】また、先の変換結果でアナログ入力電圧が
基準電圧の１／４より大きかった場合は、基準電圧の３
／８（＝１／２−１／４＋１／８）の電圧がＤ／Ａ変換
器１７より出力されてコンパレータ１８でアナログ入力
電圧と比較され、その結果が逐次比較レジスタ４のラッ
チ回路１０における最上位より２ビット下位のビットに
格納される。

【００１９】また、先の変換結果でアナログ入力電圧が
基準電圧の１／４より小さかった場合は、基準電圧の１
／８（＝１／２−１／４−１／８）の電圧がＤ／Ａ変換
器１７より出力されてコンパレータ１８でアナログ入力
電圧と比較され、その結果が逐次比較レジスタ４のラッ
チ回路１０における最上位より２ビット下位のビットに
格納される。

【００２０】このように、基準電圧を分圧してその分圧
電圧を順次増減し、その増減した電圧がアナログ入力電
圧より大きければ、より分圧した基準電圧を減算して比
較し、またその増減した電圧がアナログ入力電圧より小
さければ、さらに分圧した基準電圧を加算して比較する
ことにより、最上位ビットから最下位ビットまでの変換
が順次行われる。以上の一連の比較動作の制御は制御回
路５により行なわれている。

【００２１】次に、このアナログ／デジタル変換装置の
デジタル部である逐次比較レジスタ４に対する書き込み
および読み出しのテストを行う場合、例えばテスト用デ
ジタル／アナログ変換器１９を用いて既知のアナログ信
号（アナログ電圧）をアナログ入力端子１６へ入力す
る。コンパレータ１８はアナログ入力端子１６へ入力さ
れたアナログ信号とデジタル／アナログ変換器１７から
のアナログ信号とを上述のような逐次比較を行なうこと
によりデジタル信号に変換して逐次比較レジスタ４に格
納する。この逐次比較レジスタ４の内容を読み出し、デ
ジタル／アナログ変換器１７でアナログ信号に変換し、
再びコンパレータ１８でそのアナログ信号とアナログ入
力端子１６からのアナログ信号を比較して、この比較結
果のデジタル信号を逐次比較レジスタ４に格納する。し
たがって、逐次比較レジスタ４に格納されたデジタル信
号をＡ／Ｄレジスタ６を介して読み出すことにより、こ
の逐次比較レジスタ４に対する書き込みおよび読み出し
のテストを行うことができる。

【００２２】

【発明が解決しようとする課題】従来のアナログ／デジ
タル変換装置は、以上のように構成されているので、期
待した値を逐次比較レジスタに書き込むためには、高精
度のテスト用デジタル／アナログ変換器と、低ノイズの
テスト環境が必要であり、テスト用信号の可制御性が悪
く、不良解析時の効率が悪いなどの問題点があった。

【００２３】この発明は、上記のような従来のものの問
題点を解決するためになされたもので、テスト用のアナ
ログ信号を外部から与えることなく、テスト用信号の可
制御性の向上および不良解析時の効率の向上を図ること
ができるアナログ／デジタル変換装置を提供することを
目的とする。

【００２４】

【課題を解決するための手段】この発明に係るアナログ
／デジタル変換装置は、コンパレータの出力に相当する
逐次比較レジスタへの書き込みデータをデジタル信号で
外部から直接書き込むことのできる書き込み経路を設け
るとともに、テストモード時に上記コンパレータからの
比較結果を無効にしてこの書き込み経路を有効にする回
路を逐次比較レジスタに設けるようにしたものである。

【００２５】また、この発明に係るアナログ／デジタル
変換装置は、コンパレータの出力に相当する逐次比較レ
ジスタへの書き込みデータをシリアルで書き込むように
したものである。

【００２６】

【作用】この発明におけるアナログ／デジタル変換装置
においては、テストモード信号によりコンパレータから
の比較結果が無効となり、外部から逐次比較レジスタに
書き込む書き込み経路が有効となる。これにより、任意
のデジタル値を逐次比較レジスタのラッチ回路に書き込
むことができ、テスト用信号の可制御性および不良解析
時の効率が向上する。

【００２７】また、この発明におけるアナログ／デジタ
ル変換装置においては、外部から逐次比較レジスタにデ
ータを書き込む際に、その書き込みをシリアルで行なえ
るので、そのテスト動作が本来のアナログ／デジタル変
換結果を順次転送するのと同様シリアル動作となるの
で、テストがより実際の動作を忠実に反映したものとな
る。

【００２８】

【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１はこの発明の一実施例によるアナ
ログ／デジタル変換装置のデジタル部の回路構成を示す
ブロック図である。図１において、１ａはこのアナログ
／デジタル変換装置の分解能に応じたビット数を有し、
外部から逐次比較レジスタ４に書き込む経路の入力端に
設けられた逐次比較書き込みレジスタであり、これはテ
ストモード時のみ有効で、逐次比較レジスタに書き込み
たいデジタル値を格納しておくためのものである。ま
た、２はテストモード時に外部から任意のデジタル値を
逐次比較レジスタ４の対応するビットに書き込むための
経路、３ａは４入力ＮＡＮＤゲートにより構成され、逐
次比較レジスタ４に書き込むデータを制御信号１２に同
期させラッチ回路１０に書き込みたいデータだけを伝達
する書き込みタイミング同期回路、７は逐次比較レジス
タ４のラッチ回路１０に書き込むビットを最上位ビット
から最下位ビットに向けて順次指定するＡ／Ｄ変換ビッ
トセレクタ、８はテストモード時にテストモード信号１
３によりコンパレータ１８からの比較結果を無効にする
ための比較結果切離し回路であり、テストモード信号を
反転するインバータ８ｂと、このインバータ８ｂの出力
と図３のコンパレータ１８からの比較結果信号とを入力
とする２入力ＮＡＮＤゲート８ｃとの２つの回路からな
っている。９は図３のコンパレータ１８からの比較結果
を逐次比較レジスタ４に書き込むための経路、１１は制
御回路５から出力され、逐次比較レジスタの内容を格納
しておくＡ／Ｄレジスタのビットを指定するためのデコ
ード信号、１２は制御回路５から出力され、逐次比較レ
ジスタ４のＡ／Ｄ変換ビットセレクタ７，書き込みタイ
ミング同期回路３ａおよびラッチ回路１０の動作タイミ
ングを制御する変換制御信号、１３は逐次比較書き込み
レジスタ１０に対しテストモードである旨を示すテスト
モード信号、１４はチップ内部の各部の回路との間でデ
ータのやりとりを行なうためのデータバスである。な
お、この実施例の全体構成は図５に示すものと同様であ
る。

【００２９】次に動作について説明する。通常のＡ／Ｄ
変換動作については従来の図５，図６に示すものと同様
であるので、ここではテストモード時の動作について述
べる。チップの外部から“Ｈ”レベルのテストモード信
号１３が入力されると、回路８により図５のコンパレー
タ１８からの比較結果が強制的に“Ｈ”に固定され、そ
の出力が経路９を介して書き込みタイミング同期回路３
ａに入力される。この回路３ａは逐次比較レジスタ４の
ラッチ回路１０への書き込みタイミングの同期をとる構
成上、比較結果９を無効とする。また、チップの外部か
ら“Ｈ”レベルのテストモード信号１３が入力されるこ
とにより、逐次比較書き込みレジスタ１ａが有効とな
り、逐次比較レジスタ４への経路２によって外部から直
接逐次比較レジスタ４へデータを書き込む経路が形成さ
れる。

【００３０】まず、このＡ／Ｄ変換装置と同一のチップ
に搭載されたＣＰＵのソフトウェアにより、逐次比較書
き込みレジスタ１ａに、逐次比較レジスタ４に書き込み
たい任意のデジタル値を設定する。このデジタル値の設
定はチップ外部の他のＣＰＵにより行なってもよいこと
は言うまでもない。

【００３１】次に逐次比較レジスタ４に対しデータを書
き込む際に制御信号１２が必要であるため、このアナロ
グ／デジタル変換装置を動作させて制御回路５からの制
御信号１２により逐次比較レジスタ４のＡ／Ｄ変換ビッ
トセレクタ７、書き込みタイミング同期回路３ａおよび
ラッチ回路１０を制御し、最初の書き込みタイミングで
Ａ／Ｄ変換ビットセレクタ７により逐次比較レジスタ４
の最上位ビットを指定することにより、逐次比較書き込
みレジスタ１ａの最上位ビット内容が逐次比較レジスタ
４に書き込まれる。

【００３２】制御信号１２の次のタイミングでＡ／Ｄ変
換ビットセレクタ７により逐次比較レジスタの次のビッ
トが指定され、そのビットに対応した逐次比較書き込み
レジスタ１ａのビットの内容が逐次比較レジスタ４に書
き込まれる。

【００３３】以上の動作はこのアナログ／デジタル変換
装置の分解能のビット数分、即ち、通常の変換動作では
変換が終了するまで繰り返し行われ、変換終了後、逐次
比較レジスタ４の内容がＡ／Ｄレジスタ６に転送され、
このレジスタの内容を読み出して、逐次比較書き込みレ
ジスタ１ａの内容と比較することで、逐次比較レジスタ
４の書き込みおよび読み出しテストを容易に行うことが
できる。また、テストモード時に逐次比較レジスタ４へ
の書き込み動作は、従来と同様に制御回路５を動作させ
制御信号１２が必要となるため、上記の書き込みおよび
読み出しテストを行なうことにより、制御回路５やＡ／
Ｄ変換ビットセレクタ７のテストも同時に行うことがで
きる。

【００３４】このように、上記実施例ではテストモード
時にコンパレータ１８からの比較結果を無効にし、逐次
比較書き込みレジスタを設けるように構成した以外は従
来のものと全く同じ構成であるため、各種モードのテス
トは外部からアナログ信号を与えた場合と同じイメージ
で行うことができる。

【００３５】実施例２．これまで述べてきた実施例１に
おいて、逐次比較書き込みレジスタ１ａから逐次比較レ
ジスタ４への経路２は、このアナログ／デジタル変換装
置の分解能のビット数分設けてあったが、図２はこれを
従来動作時の比較信号９と同様にシリアルデータで逐次
比較レジスタ４に任意の値を書き込むようにした、本発
明の第２の実施例である。

【００３６】図２において、１ｂは制御信号５からの制
御信号１２に同期してシフトする機能を持ち、逐次比較
レジスタ４に書き込みたい値を任意に設定することが可
能なテストモード時有効のシフト機能付き逐次比較書き
込みレジスタ、１５はシフト機能付き逐次比較書き込み
レジスタ１ｂからのデジタル値を逐次比較レジスタ４に
シリアル転送するための経路である。

【００３７】その動作については、図１の装置とほぼ同
様であるが、本実施例では、逐次比較書き込みレジスタ
１ｂに制御回路５からの制御信号１２に同期してシフト
する機能を設け、ビット毎にシリアルで逐次比較レジス
タ４に書き込みたい値を書き込めるように構成するよう
にしたので、書き込み経路１５を１本にすることができ
る。

【００３８】このため、この図２の装置では、実施例１
と同様の効果に加え、コンパレータから伝送される比較
結果と同様、シリアルにテストデータを入力できるた
め、逐次比較レジスタの本来の動作により忠実な動作で
その試験を行なうことができ、試験の信頼性をより一層
高めることができる。

【００３９】実施例３．なお、上記各実施例では、逐次
比較書き込みレジスタ１ａ、１ｂをチップ内部に設けた
ものを示したが、これに代えて、チップ内部あるいは外
部から直接逐次比較レジスタへの書き込み経路を設ける
ことにより、逐次書き込みレジスタ１ａ，１ｂを省略す
ることもできる。即ち、図３，図４に示すように、チッ
プ外部の入力端子から逐次比較レジスタ４へ直接つなが
る書き込み経路２，１５を設けることにより、逐次比較
レジスタに書き込みたい値を直接外部からデジタル値で
与えることができる。なお、図３，図４から分かるよう
に、この場合の転送経路はパラレル、シリアルのどちら
でも構わない。

【００４０】但し、この場合、テストデータを保持する
ための逐次比較書き込みレジスタに相当する回路を、チ
ップの外部に設ける必要がある。

【００４１】また、上記各実施例ではアナログ／デジタ
ル変換装置とＣＰＵとを同一のチップに搭載する場合に
ついてのみ示したが、アナログ／デジタル変換装置のみ
を搭載するようにしてもよく、またディスクリートで構
成したものであってもよく、上記各実施例と同様の効果
を奏する。

【００４２】また、上記各実施例では、ソフトウェアに
よりテストデータを書き込むようにしたが、これはテス
ト者自らが与えるようにしてもよく、上記各実施例と同
様の効果が得られる。

【００４３】さらに、上記各実施例においては、便宜上
４ビットのアナログ／デジタル変換装置について述べて
きたが、特に４ビットに限るものではなく、何ビットで
あっても構わないことは言うまでもない。

【００４４】

【発明の効果】以上のように、この発明に係るアナログ
／デジタル変換装置によれば、コンパレータの出力に相
当する逐次比較レジスタへの書き込みデータをデジタル
信号で外部から直接書き込むことのできる書き込み経路
を設けるとともに、逐次比較レジスタに、テストモード
時にコンパレータからの比較結果を無効にして書き込み
経路を有効にする回路を設けることにより、テストモー
ド時にはコンパレータの出力に相当する任意のデジタル
値を逐次比較レジスタに直接書き込むことができるよう
にしたので、テスト用のアナログ信号を外部から与える
ことなくデジタル部のテストが可能となり、テスト用デ
ータの可制御性が向上し、また不良検出率が著しく高ま
り、不良解析時の効率が向上するという効果が得られ
る。

【００４５】また、この発明に係るアナログ／デジタル
変換装置によれば、コンパレータの出力に相当する逐次
比較レジスタへの書き込みデータをシリアルで書き込む
ようにしたので、コンパレータから伝送される比較結果
と同様、シリアルにテストデータを入力でき、逐次比較
レジスタの本来の動作により忠実な動作でその試験を行
なうことができ、試験の信頼性をより一層高めることが
できる。

【図面の簡単な説明】

【図１】この発明の一実施例によるアナログ／デジタル
変換装置のテスト回路のブロック図である。

【図２】この発明の第２の実施例によるアナログ／デジ
タル変換装置のテスト回路のブロック図である。

【図３】この発明の第３の実施例によるアナログ／デジ
タル変換装置のテスト回路のブロック図である。

【図４】この発明の第３の実施例によるアナログ／デジ
タル変換装置のテスト回路のブロック図である。

【図５】逐次比較型のアナログ／デジタル変換装置の一
般的な構成を示すブロック図である。

【図６】従来のアナログ／デジタル変換装置のデジタル
部の構成を示すブロック図である。

【符号の説明】

１ａ 逐次比較書き込みレジスタ １ｂ 逐次比較書き込みレジスタ ２ 書き込み経路 ３ａ，３ｂ 書き込みタイミング同期回路 ４ 逐次比較レジスタ ５ 変換制御回路 ６ Ａ／Ｄレジスタ ７ Ａ／Ｄ変換ビットセレクタ ８ 比較結果切離し回路 ９ 書き込み経路 １０ ラッチ回路 １１ デコード信号 １２ 変換制御信号 １３ テストモード信号 １４ データバス １５ 書き込み経路） １６ アナログ入力端子 １７ Ｄ／Ａ変換器 １８ コンパレータ １９ テスト用Ｄ／Ａ変換器

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年７月１６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】図５は逐次比較形のアナログ／デジタル変
換装置の一般的な構成を示すブロック図である。図５に
おいて、１６は外部からのアナログ信号を入力するため
のアナログ入力端子であり、アナログ入力信号をサンプ
ル・ホールドするサンプル・ホールド回路もこれに含ま
れるものとする。１７は逐次比較レジスタ４に保持され
たデジタル信号をアナログ信号に変換するデジタル／ア
ナログ（Ｄ／Ａ）変換器、１８はアナログ入力端子１６
からのアナログ信号とデジタル／アナログ変換器１７か
らのアナログ信号とを逐次比較するコンパレータ、４は
コンパレータ１８からの比較結果のデジタル信号を逐次
格納する逐次比較レジスタ、５はアナログ入力端子１６
および逐次比較レジスタ４のタイミングを制御するとと
もに逐次比較レジスタ４の出力を格納すべきＡ／Ｄレジ
スタ群６のビットを制御する制御回路、６はこのアナロ
グ／デジタル変換装置と同一チップ上に搭載された図示
しないＣＰＵに対し、Ａ／Ｄ変換結果を読み出す際に、
データバス１４へ出力する変換結果を格納しておくＡ／
Ｄレジスタ群である。なお、１９はこのアナログ／デジ
タル変換装置をテストする際に使用するＤ／Ａ変換器で
ある。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】図６はこのアナログ／デジタル変換装置の
従来のデジタル部の構成を示すブロック図である。図６
において、３ｂは３入力ＮＡＮＤゲート群により構成さ
れ、逐次比較レジスタ４に書き込むデータを制御信号１
２に同期させ、ラッチ回路１０に書き込みたいデータを
伝達する書き込みタイミング同期回路、７は逐次比較レ
ジスタ４のラッチ回路１０に書き込むビットを最上位ビ
ットから最下位ビットに向けて順次指定するＡ／Ｄ変換
ビットセレクタ、８ａは図５のコンパレータ１８による
比較結果を反転するインバータ、９はこのインバータ８
ａにより反転されたコンパレータ１８による比較結果
を、逐次比較レジスタ４に書き込むための書き込み経
路、１０はインバータ８ａ，経路９および書き込みタイ
ミング同期回路３ｂを介して伝達された、図５のコンパ
レータ１８からの変換結果を逐次比較レジスタ４の中で
保持するためのラッチ回路、１１は制御回路５から出力
され、逐次比較レジスタ４の内容を格納しておくＡ／Ｄ
レジスタ群６を指定するためのデコード信号、１２は制
御回路５から出力され、逐次比較レジスタ４のＡ／Ｄ変
換ビットセレクタ７，書き込みタイミング同期回路３ｂ
およびラッチ回路１０の動作タイミングを制御する信
号、１４はチップ内部の各部の回路とデータのやりとり
を行なうためのデータバスである。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】次にその動作について、図５および図６を
用いて説明する。Ａ／Ｄ変換を開始させると制御回路５
により逐次比較レジスタ４が初期化されると同時に逐次
比較レジスタの最上位ビットだけに“１”が設定させ
る。このことにより、Ｄ／Ａ変換器１７が基準電圧の１
／２の電圧を発生し、これがコンパレータ１８の一方の
端子に入力され、最上位ビットの変換を開始する。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】このように、基準電圧を分圧してその分圧
電圧を順次増減し、その増減した電圧がアナログ入力電
圧より大きければ、より分圧した基準電圧を減算して比
較し、またその増減した電圧がアナログ入力電圧より小
さければ、さらに分圧した基準電圧を加算して比較する
ことにより、最上位ビットから最下位ビットまでの変換
が順次行われ、全ビットの変換が終了した時に逐次比較
レジスタ４の内容（変換結果）がＡ／Ｄレジスタ群６に
転送されて、Ａ／Ｄ変換が終了する。以上の一連の比較
動作の制御は制御回路５により行なわれている。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】次に、このアナログ／デジタル変換装置の
デジタル部である逐次比較レジスタ４に対する書き込み
および読み出しのテストを行う場合、例えばテスト用デ
ジタル／アナログ変換器１９を用いて既知のアナログ信
号（アナログ電圧）をアナログ入力端子１６へ入力す
る。コンパレータ１８はアナログ入力端子１６へ入力さ
れたアナログ信号とデジタル／アナログ変換器１７から
のアナログ信号とを上述のような逐次比較を行なうこと
によりデジタル信号に変換して逐次比較レジスタ４に格
納する。この逐次比較レジスタ４の内容を読み出し、デ
ジタル／アナログ変換器１７でアナログ信号に変換し、
再びコンパレータ１８でそのアナログ信号とアナログ入
力端子１６からのアナログ信号を比較して、この比較結
果のデジタル信号を逐次比較レジスタ４に格納する。し
たがって、逐次比較レジスタ４に格納されたデジタル信
号を、例えば４ビット×４段のＡ／Ｄレジスタ群６を介
して読み出すことにより、この逐次比較レジスタ４に対
する書き込みおよび読み出しのテストを行うことができ
る。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００２８

【補正方法】変更

【補正内容】

【００２８】

【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１はこの発明の一実施例によるアナ
ログ／デジタル変換装置のデジタル部の回路構成を示す
ブロック図である。図１において、１ａはこのアナログ
／デジタル変換装置の分解能に応じたビット数を有し、
外部から逐次比較レジスタ４に書き込む経路の入力端に
設けられた逐次比較書き込みレジスタであり、これはテ
ストモード時のみ有効で、逐次比較レジスタに書き込み
たいデジタル値を格納しておくためのものである。ま
た、２はテストモード時に外部から任意のデジタル値を
逐次比較レジスタ４の対応するビットに書き込むための
経路、３ａは４入力ＮＡＮＤゲート群により構成され、
逐次比較レジスタ４に書き込むデータを制御信号１２に
同期させラッチ回路１０に書き込みたいデータだけを伝
達する書き込みタイミング同期回路、７は逐次比較レジ
スタ４のラッチ回路１０に書き込むビットを最上位ビッ
トから最下位ビットに向けて順次指定するＡ／Ｄ変換ビ
ットセレクタ、８はテストモード時にテストモード信号
１３によりコンパレータ１８からの比較結果を無効にす
るための比較結果切離し回路であり、テストモード信号
を反転するインバータ８ｂと、このインバータ８ｂの出
力と図３のコンパレータ１８からの比較結果信号とを入
力とする２入力ＮＡＮＤゲート８ｃとの２つの回路から
なっている。９は図３のコンパレータ１８からの比較結
果を逐次比較レジスタ４に書き込むための経路、１１は
制御回路５から出力され、逐次比較レジスタの内容を格
納しておくＡ／Ｄレジスタ群６を指定するためのデコー
ド信号、１２は制御回路５から出力され、逐次比較レジ
スタ４のＡ／Ｄ変換ビットセレクタ７，書き込みタイミ
ング同期回路３ａおよびラッチ回路１０の動作タイミン
グを制御する変換制御信号、１３は逐次比較書き込みレ
ジスタ１０に対しテストモードである旨を示すテストモ
ード信号、１４はチップ内部の各部の回路との間でデー
タのやりとりを行なうためのデータバスである。なお、
この実施例の全体構成は図５に示すものと同様である。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００３３

【補正方法】変更

【補正内容】

【００３３】以上の動作はこのアナログ／デジタル変換
装置の分解能のビット数分、即ち、通常の変換動作では
変換が終了するまで繰り返し行われ、変換終了後、逐次
比較レジスタ４の内容がＡ／Ｄレジスタ群６に転送さ
れ、このレジスタの内容を読み出して、逐次比較書き込
みレジスタ１ａの内容と比較することで、逐次比較レジ
スタ４の書き込みおよび読み出しテストを容易に行うこ
とができる。また、テストモード時に逐次比較レジスタ
４への書き込み動作は、従来と同様に制御回路５を動作
させ制御信号１２が必要となるため、上記の書き込みお
よび読み出しテストを行なうことにより、制御回路５や
Ａ／Ｄ変換ビットセレクタ７のテストも同時に行うこと
ができる。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】この発明の一実施例によるアナログ／デジタル
変換装置のテスト回路のブロック図である。

【図２】この発明の第２の実施例によるアナログ／デジ
タル変換装置のテスト回路のブロック図である。

【図３】この発明の第３の実施例によるアナログ／デジ
タル変換装置のテスト回路のブロック図である。

【図４】この発明の第３の実施例によるアナログ／デジ
タル変換装置のテスト回路のブロック図である。

【図５】逐次比較型のアナログ／デジタル変換装置の一
般的な構成を示すブロック図である。

【図６】従来のアナログ／デジタル変換装置のデジタル
部の構成を示すブロック図である。

【符号の説明】 １ａ 逐次比較書き込みレジスタ １ｂ 逐次比較書き込みレジスタ ２ 書き込み経路 ３ａ，３ｂ 書き込みタイミング同期回路 ４ 逐次比較レジスタ ５ 変換制御回路 ６ Ａ／Ｄレジスタ群 ７ Ａ／Ｄ変換ビットセレクタ ８ 比較結果切離し回路 ９ 書き込み経路 １０ ラッチ回路 １１ デコード信号 １２ 変換制御信号 １３ テストモード信号 １４ データバス １５ 書き込み経路 １６ アナログ入力端子 １７ Ｄ／Ａ変換器 １８ コンパレータ １９ テスト用Ｄ／Ａ変換器

【手続補正９】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

【手続補正１０】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

【手続補正１１】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

【手続補正１２】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】

【手続補正１３】

【補正対象書類名】図面

【補正対象項目名】図６

【補正方法】変更

【補正内容】

【図６】

Claims (2)

【特許請求の範囲】
1. 【請求項１】 外部からのアナログ信号を入力するため
   のアナログ入力端子と、 後述する逐次比較レジスタのデジタル信号をアナログ信
   号に変換するデジタル／アナログ変換器と、 上記アナログ入力端子からのアナログ信号と上記デジタ
   ル／アナログ変換器からのアナログ信号とを比較するコ
   ンパレータと、 このコンパレータからの比較結果のデジタル信号を逐次
   格納する逐次比較レジスタとを備えたアナログ／デジタ
   ル変換装置において、 上記コンパレータの出力に相当する逐次比較レジスタへ
   の書き込みデータをデジタル信号で外部から直接書き込
   むことのできる書き込み経路を設け、 かつ上記逐次比較レジスタに、テストモード時に上記コ
   ンパレータからの比較結果を無効にして上記書き込み経
   路を有効にする回路を設けたことを特徴とするアナログ
   ／デジタル変換装置。
2. 【請求項２】 上記コンパレータの出力に相当する逐次
   比較レジスタへの書き込みデータをシリアルで書き込む
   ようにしたことを特徴とする請求項１記載のアナログ／
   デジタル変換装置。