JPH02268520A - 逐次比較型アナログ・ディジタル変換回路 - Google Patents
逐次比較型アナログ・ディジタル変換回路Info
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- JPH02268520A JPH02268520A JP9121589A JP9121589A JPH02268520A JP H02268520 A JPH02268520 A JP H02268520A JP 9121589 A JP9121589 A JP 9121589A JP 9121589 A JP9121589 A JP 9121589A JP H02268520 A JPH02268520 A JP H02268520A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 33
- 238000012360 testing method Methods 0.000 abstract description 30
- 239000000872 buffer Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 11
- 230000002950 deficient Effects 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 1
- 238000012850 discrimination method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は逐次比較型アナログ・ディジタル変換回路に関
し、特に１チツプマイクロコンピユータに内蔵されたテ
スト機能を有する逐次比較型アナログ・ディジタル変換
回路に関する。
し、特に１チツプマイクロコンピユータに内蔵されたテ
スト機能を有する逐次比較型アナログ・ディジタル変換
回路に関する。
従来、かかる逐次比較型アナログ・ディジタル変換回路
（以下、Ａ／Ｄコンバータと称す）は各種のテスト機能
を備えており、その一つに変換精度のテストという項目
がある。このＡ／Ｄコンバータの変換精度の規格という
のは、通常Ａ／Ｄ変換を行った時点で理想的な変換値よ
りの誤差として規定される。
（以下、Ａ／Ｄコンバータと称す）は各種のテスト機能
を備えており、その一つに変換精度のテストという項目
がある。このＡ／Ｄコンバータの変換精度の規格という
のは、通常Ａ／Ｄ変換を行った時点で理想的な変換値よ
りの誤差として規定される。
ここで、−例として８ビツトのＡ／Ｄコンバータの変換
精度について第３図（ａ）、（ｂ）を参照して説明する
。
精度について第３図（ａ）、（ｂ）を参照して説明する
。
第３図（ａ）、（ｂ）はそれぞれ一般的なＡ／Ｄコンバ
ータの変換精度を説明するための理想特性図および誤差
を有する場合の特性図である。
ータの変換精度を説明するための理想特性図および誤差
を有する場合の特性図である。
第３図（ａ）に示すように、この特性はＡ／Ｄコンバー
タのリファレンス電圧を５．１１Ｖとしたときの理想特
性を示しており、誤差としては量子化誤差のみが含まれ
ている。しかしながら、実際には雑音等の影響もあり、
量子化誤差以外の誤差も発生するため、第３図（ｂ）で
示すような特性を保証する場合が多い。すなわち、第３
図（ｂ）においては、誤差として±１．５ＬＳＢ（ＩＬ
ＳＢ＝５．ＩＩＶ１５１１＝Ｏ，０ＩＶ）を許容してい
る。従って、アナログ入力電圧として０．０３Ｖを入力
した場合の変換値は０２Ｈ。
タのリファレンス電圧を５．１１Ｖとしたときの理想特
性を示しており、誤差としては量子化誤差のみが含まれ
ている。しかしながら、実際には雑音等の影響もあり、
量子化誤差以外の誤差も発生するため、第３図（ｂ）で
示すような特性を保証する場合が多い。すなわち、第３
図（ｂ）においては、誤差として±１．５ＬＳＢ（ＩＬ
ＳＢ＝５．ＩＩＶ１５１１＝Ｏ，０ＩＶ）を許容してい
る。従って、アナログ入力電圧として０．０３Ｖを入力
した場合の変換値は０２Ｈ。
０３Ｈ，０４Ｈのいずれかであればよいということにな
る。このようなＡ／Ｄコンバータの精度を決める要因と
しては、主としてＤ／Ａ変換部の精度やコンパレータの
精度およびサンプルアンドホールド回路の精度で決定さ
れる。
る。このようなＡ／Ｄコンバータの精度を決める要因と
しては、主としてＤ／Ａ変換部の精度やコンパレータの
精度およびサンプルアンドホールド回路の精度で決定さ
れる。
第４図はかかる従来の一例を示す逐次比較型Ａ／Ｄコン
バータのブロック図である。
バータのブロック図である。
第４図に示すように、このＡ／Ｄコンバータはリファレ
ンス電圧入力端子２から入力されるリファレンス電圧お
よび逐次比較制御回路３から送出力されるデジタル信号
４によりアナログ信号５を出力するＤ／Ａ変換部１と、
アナログ電圧入力端子７から入力されたアナログ電圧を
サンプルおよびホールドするサンプルアンドホールド回
路６と、Ｄ／Ａ変換部１より出力されたアナログ電圧５
とサンプルアンドホールド回路６より供給されるアナロ
グ電圧とを比較するコンパレータ８と、その比較結果に
基づきディジタル信号の出力制御を繰り返す逐次比較制
御回路３とを有している。
ンス電圧入力端子２から入力されるリファレンス電圧お
よび逐次比較制御回路３から送出力されるデジタル信号
４によりアナログ信号５を出力するＤ／Ａ変換部１と、
アナログ電圧入力端子７から入力されたアナログ電圧を
サンプルおよびホールドするサンプルアンドホールド回
路６と、Ｄ／Ａ変換部１より出力されたアナログ電圧５
とサンプルアンドホールド回路６より供給されるアナロ
グ電圧とを比較するコンパレータ８と、その比較結果に
基づきディジタル信号の出力制御を繰り返す逐次比較制
御回路３とを有している。
特に、逐次比較制御回路３は初期値として、最上位ビッ
トを“Ｏ”′、他のビットをすべて１゛′とじた値（８
ビツトＡ／Ｄコンバータならば７ＦＨ）をＤ／Ａ変換部
１ヘディジタル信号４として送出し、Ｄ／Ａ変換部の出
力とサンプルアンドホールド回路６の出力とを比較させ
る。ここで、Ｄ／Ａ変換部１の出力の方が小さければ、
最上位ビットに“１”をセットし、また逆に大きければ
“０”をセットする。その後、上位から２ビツト目を゛
０パにし、上位より３ビツト目以下を“１”にして再度
比較制御を行う。以上のような処理を上位ビットより順
に繰り返し、最終的には逐次比較制御回路３内にアナロ
グ電圧に相当するディジタル値が得られる。この最終的
に変換されたディジタル値は制御回路３からデータバス
９に出力される。
トを“Ｏ”′、他のビットをすべて１゛′とじた値（８
ビツトＡ／Ｄコンバータならば７ＦＨ）をＤ／Ａ変換部
１ヘディジタル信号４として送出し、Ｄ／Ａ変換部の出
力とサンプルアンドホールド回路６の出力とを比較させ
る。ここで、Ｄ／Ａ変換部１の出力の方が小さければ、
最上位ビットに“１”をセットし、また逆に大きければ
“０”をセットする。その後、上位から２ビツト目を゛
０パにし、上位より３ビツト目以下を“１”にして再度
比較制御を行う。以上のような処理を上位ビットより順
に繰り返し、最終的には逐次比較制御回路３内にアナロ
グ電圧に相当するディジタル値が得られる。この最終的
に変換されたディジタル値は制御回路３からデータバス
９に出力される。
上述したＡ／Ｄコンバータの変換精度をテストする場合
、入力電圧をＯ■よりＯ，ＯＩＶずつ上げて順次Ａ／Ｄ
変換して行き、ＬＳＩテスタ等で変換精度のテストを行
う。
、入力電圧をＯ■よりＯ，ＯＩＶずつ上げて順次Ａ／Ｄ
変換して行き、ＬＳＩテスタ等で変換精度のテストを行
う。
上述した従来のＡ／Ｄコンバータにおいては、その変換
精度をテストする場合、規格内であったとしても変換値
は複数（第３図（ｂ）の例では３個）存在することにな
る。通常、ＬＳＩテスタにおいては、ＬＳＩが良品か不
良品かを判断する方法として、ＬＳＩテスタ内に記憶さ
れている期待値とＬＳＩからの出力との比較を行ってい
るが、このＬＳＩテスタ内に記憶される期待値は一種類
であるので、前述したようなＡ／Ｄコンバータの変換値
をＬＳＩテスタの期待値と直接比較するという方法は採
用することができない。そのため、Ａ／Ｄコンバータを
内蔵しているような１チツプマイコンにおいては、Ａ／
Ｄ変換の結果を一担ＣＰＵへ転送し、ＣＰＵで変換結果
が規格内であるか否かを判断し、その結果を外部に出力
しＬＳＩテスタで判別させている。
精度をテストする場合、規格内であったとしても変換値
は複数（第３図（ｂ）の例では３個）存在することにな
る。通常、ＬＳＩテスタにおいては、ＬＳＩが良品か不
良品かを判断する方法として、ＬＳＩテスタ内に記憶さ
れている期待値とＬＳＩからの出力との比較を行ってい
るが、このＬＳＩテスタ内に記憶される期待値は一種類
であるので、前述したようなＡ／Ｄコンバータの変換値
をＬＳＩテスタの期待値と直接比較するという方法は採
用することができない。そのため、Ａ／Ｄコンバータを
内蔵しているような１チツプマイコンにおいては、Ａ／
Ｄ変換の結果を一担ＣＰＵへ転送し、ＣＰＵで変換結果
が規格内であるか否かを判断し、その結果を外部に出力
しＬＳＩテスタで判別させている。
しかし５ながら、かかる判別方法においては、テストパ
ターンの設計が難しく、またテストパターンそのものも
非常に長くなってしまうという欠点がある。
ターンの設計が難しく、またテストパターンそのものも
非常に長くなってしまうという欠点がある。
本発明の目的は、かかるＡ／Ｄ変換精度をテストするに
あたり、テストパターンの作成を容易にするとともにテ
ストパターン自体も短かくすることのできるＡ／Ｄコン
バータを提供することにある。
あたり、テストパターンの作成を容易にするとともにテ
ストパターン自体も短かくすることのできるＡ／Ｄコン
バータを提供することにある。
本発明のＡ／Ｄコンバータは、設定されたディジタル値
に基づいて第一のアナログレベルを発生するＤ／Ａ変換
部と、外部端子からのアナログ電圧を入力し第二のアナ
ログレベルを出力するサンプルアンドホールド回路と、
前記第一および第二のアナログレベルを比較するコンパ
レータと、前記第一のアナログレベルの発生にあたり前
記コンパレータの出力を判断して逐次比較制御を行う制
御回路とを有するＡ／Ｄコンバー゛夕において、テスト
時に前記Ｄ／Ａ変換部に入力するディジタル値を任意の
値に設定する手段と、前記コンパレータの出力を外部に
出力する手段とを有して構成される。
に基づいて第一のアナログレベルを発生するＤ／Ａ変換
部と、外部端子からのアナログ電圧を入力し第二のアナ
ログレベルを出力するサンプルアンドホールド回路と、
前記第一および第二のアナログレベルを比較するコンパ
レータと、前記第一のアナログレベルの発生にあたり前
記コンパレータの出力を判断して逐次比較制御を行う制
御回路とを有するＡ／Ｄコンバー゛夕において、テスト
時に前記Ｄ／Ａ変換部に入力するディジタル値を任意の
値に設定する手段と、前記コンパレータの出力を外部に
出力する手段とを有して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示すＡ／Ｄコンバータ
のブロック図である。
のブロック図である。
第１図に示すように、本実施例は前述した第４図の従来
例と比較して異るところは、逐次比較制御回路３から送
出されるディジタル信号４がバッファ回路１０を介して
Ｄ／Ａ変換部１のディジタル入力となっている点と、デ
ータバス９からの出力がバッファ１１を介してＤ／Ａ変
換部１のディジタル入力に接続されている点と、コンパ
レータ８の出力がバッファ１２を介してアナログ入力端
子７に接続されている点である。また、これらバッファ
１０，１１．１２の出力許可信号にはテスト信号１３を
、用いる点も相異している。なお、これらバッファ１０
．１１は図面上には１ビット分しか記されていないが、
実際にはＤ／Ａ変換部１のディジタル入力値のビット数
分存在する。
例と比較して異るところは、逐次比較制御回路３から送
出されるディジタル信号４がバッファ回路１０を介して
Ｄ／Ａ変換部１のディジタル入力となっている点と、デ
ータバス９からの出力がバッファ１１を介してＤ／Ａ変
換部１のディジタル入力に接続されている点と、コンパ
レータ８の出力がバッファ１２を介してアナログ入力端
子７に接続されている点である。また、これらバッファ
１０，１１．１２の出力許可信号にはテスト信号１３を
、用いる点も相異している。なお、これらバッファ１０
．１１は図面上には１ビット分しか記されていないが、
実際にはＤ／Ａ変換部１のディジタル入力値のビット数
分存在する。
次に、上述したＡ／Ｄコンバータの動作について説明す
る。
る。
まず、テスト信号１３が“０”の場合、回路的には第４
図で示した従来例のＡ／Ｄコンバータの回路と等価とな
り、動作としても同じ動作を行つ。
図で示した従来例のＡ／Ｄコンバータの回路と等価とな
り、動作としても同じ動作を行つ。
一方、Ａ／Ｄコンバータのテストを行う場合は、テスト
信号１３を０″にした状態でアナログ入力端子７にテス
トするアナログ電圧を印加し、サブルアンドホールド回
路６によりサンプリングする。しかる後、テスト信号１
３を“１”にしてＤ／Ａ変換部１のディジタル入力にデ
ィジタル変換値の上限値と下限値を与え、その時のコン
パレータ８の出力を見てＡ／Ｄ変換結果が規格内である
か否かのテストを行う。
信号１３を０″にした状態でアナログ入力端子７にテス
トするアナログ電圧を印加し、サブルアンドホールド回
路６によりサンプリングする。しかる後、テスト信号１
３を“１”にしてＤ／Ａ変換部１のディジタル入力にデ
ィジタル変換値の上限値と下限値を与え、その時のコン
パレータ８の出力を見てＡ／Ｄ変換結果が規格内である
か否かのテストを行う。
例えば、従来技術で説明した第３図（ｂ）に示すような
規格と上限値について比べてみると、アナログ入力電圧
として３Ｘ１０−２Ｖを印加した場合、デジタル変換値
として０５ＨをＤ／Ａ変換部１に与える。しかるに、Ａ
／Ｄコンバータが所定の精度内で動作するためには、こ
の時のコンパレータ８の出力は“１″とならなければな
らない。
規格と上限値について比べてみると、アナログ入力電圧
として３Ｘ１０−２Ｖを印加した場合、デジタル変換値
として０５ＨをＤ／Ａ変換部１に与える。しかるに、Ａ
／Ｄコンバータが所定の精度内で動作するためには、こ
の時のコンパレータ８の出力は“１″とならなければな
らない。
同様に下限値についても、Ｄ／Ａ変換部１の入力として
ＯＩＨを入力した場合、コバレータ８の出力は０”でな
ければならない。すなわち、このコンパレータ８の出力
をテストすることにより、Ａ／Ｄコンバータの変換精度
をテストすることができる。
ＯＩＨを入力した場合、コバレータ８の出力は０”でな
ければならない。すなわち、このコンパレータ８の出力
をテストすることにより、Ａ／Ｄコンバータの変換精度
をテストすることができる。
第２図は本発明の第二の実施例を示すＡ／Ｄコンバータ
のブロック図である。
のブロック図である。
第２図に示すように、本実施例が前述した第一の実施例
と比較して異っている点は、コンパレータ８の出力を別
端子として外部に出力している点である。かかる第二の
実施例では、テスト信号１３を“１”にした状態のまま
でアナログ入力電圧をサンプリングすることができると
いう利点がある。
と比較して異っている点は、コンパレータ８の出力を別
端子として外部に出力している点である。かかる第二の
実施例では、テスト信号１３を“１”にした状態のまま
でアナログ入力電圧をサンプリングすることができると
いう利点がある。
以上説明したように、本発明のＡ／ＤコンバータはＤ／
Ａ変換部に変換値の上限値および下限値を設定し、その
時のコンパレータの出力値をテストすることにより、Ａ
／Ｄ変換精度を正確にテストすることができる。従って
、ＬＳＩテスタではコンパレータの出力値とＬＳＩテス
タの期待値を比較するだけで良品あるいは不良品を判別
することができる。また、テストパターンの設計として
はアナログ電圧入力端子に所定のアナログ電圧を与え、
その時のコンパレータ出力を外部に出すだけでよいこと
になる。従って、テストパターンの作成が容易となると
ともに、テストパターン自体も短くすることができると
いう効果がある。
Ａ変換部に変換値の上限値および下限値を設定し、その
時のコンパレータの出力値をテストすることにより、Ａ
／Ｄ変換精度を正確にテストすることができる。従って
、ＬＳＩテスタではコンパレータの出力値とＬＳＩテス
タの期待値を比較するだけで良品あるいは不良品を判別
することができる。また、テストパターンの設計として
はアナログ電圧入力端子に所定のアナログ電圧を与え、
その時のコンパレータ出力を外部に出すだけでよいこと
になる。従って、テストパターンの作成が容易となると
ともに、テストパターン自体も短くすることができると
いう効果がある。
第１図は本発明の第一の実施例を示すＡ／Ｄコンバータ
のブロック図、第２図は本発明の第二の実施例を示すＡ
／Ｄコンバータのブロック図、第３図（ａ）、（ｂ）は
それぞれ一般的なＡ／Ｄコンバータの変換精度を説明す
るための理想特性図および誤差を有する場合の特性図、
第４図は従来の一例を示すＡ／Ｄコンバータのブロック
図である。 １・・・Ｄ／Ａ変換部、２・・・リファレンス電圧入力
端子、３・・・逐次比較制御回路、４・・・デジタル信
号、５・・・Ｄ／Ａ変換部出力、６・・・サンプルアン
ドホールド回路、７・・・アナログ電圧入力端子、８・
・・コンパレータ、９・・・データバス、１０〜１２・
・・バッファ、１３・・・テスト信号、１４・・・コン
パレータ出力端子。
のブロック図、第２図は本発明の第二の実施例を示すＡ
／Ｄコンバータのブロック図、第３図（ａ）、（ｂ）は
それぞれ一般的なＡ／Ｄコンバータの変換精度を説明す
るための理想特性図および誤差を有する場合の特性図、
第４図は従来の一例を示すＡ／Ｄコンバータのブロック
図である。 １・・・Ｄ／Ａ変換部、２・・・リファレンス電圧入力
端子、３・・・逐次比較制御回路、４・・・デジタル信
号、５・・・Ｄ／Ａ変換部出力、６・・・サンプルアン
ドホールド回路、７・・・アナログ電圧入力端子、８・
・・コンパレータ、９・・・データバス、１０〜１２・
・・バッファ、１３・・・テスト信号、１４・・・コン
パレータ出力端子。
Claims (1)
- 設定されたディジタル値に基づいて第一のアナログレベ
ルを発生するＤ／Ａ変換部と、外部端子からのアナログ
電圧を入力し第二のアナログレベルを出力するサンプル
アンドホールド回路と、前記第一および第二のアナログ
レベルを比較するコンパレータと、前記第一のアナログ
レベルの発生にあたり前記コンパレータの出力を判断し
て逐次比較制御を行う制御回路とを有する逐次比較型ア
ナログ・ディジタル変換回路において、テスト時に前記
Ｄ／Ａ変換部に入力するディジタル値を任意の値に設定
する手段と、前記コンパレータの出力を外部に出力する
手段とを有することを特徴とする逐次比較型アナログ・
ディジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9121589A JPH02268520A (ja) | 1989-04-10 | 1989-04-10 | 逐次比較型アナログ・ディジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9121589A JPH02268520A (ja) | 1989-04-10 | 1989-04-10 | 逐次比較型アナログ・ディジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02268520A true JPH02268520A (ja) | 1990-11-02 |
Family
ID=14020201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9121589A Pending JPH02268520A (ja) | 1989-04-10 | 1989-04-10 | 逐次比較型アナログ・ディジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02268520A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0480135U (ja) * | 1990-11-27 | 1992-07-13 | ||
| JP2014090362A (ja) * | 2012-10-31 | 2014-05-15 | Renesas Electronics Corp | アナログ／デジタル変換器及びアナログ／デジタル変換器の自己診断方法 |
-
1989
- 1989-04-10 JP JP9121589A patent/JPH02268520A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0480135U (ja) * | 1990-11-27 | 1992-07-13 | ||
| JP2014090362A (ja) * | 2012-10-31 | 2014-05-15 | Renesas Electronics Corp | アナログ／デジタル変換器及びアナログ／デジタル変換器の自己診断方法 |
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