JPH06164595A - シリアルバス制御装置 - Google Patents
シリアルバス制御装置Info
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- JPH06164595A JPH06164595A JP4310383A JP31038392A JPH06164595A JP H06164595 A JPH06164595 A JP H06164595A JP 4310383 A JP4310383 A JP 4310383A JP 31038392 A JP31038392 A JP 31038392A JP H06164595 A JPH06164595 A JP H06164595A
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Abstract
(57)【要約】
【目的】シリアルバス制御装置において、スレーブ回路
群に対する制御時間の減少、シリアルバス上の占有率の
低下、バスマスタ回路の負担の軽減を図る。 【構成】データ転送回線用のシリアルバス１０と、同一
アドレスのデータおよび動作制御用のコマンドデータを
含むデータをシリアルバスに送信する機能を有するバス
マスタ回路１１と、シリアルバス上の自己宛てのアドレ
スのデータを判別し、これと対をなすデータを取り込む
バスインターフェース機能を有し、同一のアドレスが割
り当てられた複数のスレーブ回路１２１、１２２を含む
スレーブ回路群と、対応するスレーブ回路により取り込
まれた前記コマンドデータをデコードして制御信号を出
力する複数のデータデコーダ１４１、１４２と、対応す
るデータデコーダの制御信号出力に基づいて互いに異な
る処理を行う複数の処理ロジック回路１３１、１３２と
を具備することを特徴とする。
群に対する制御時間の減少、シリアルバス上の占有率の
低下、バスマスタ回路の負担の軽減を図る。 【構成】データ転送回線用のシリアルバス１０と、同一
アドレスのデータおよび動作制御用のコマンドデータを
含むデータをシリアルバスに送信する機能を有するバス
マスタ回路１１と、シリアルバス上の自己宛てのアドレ
スのデータを判別し、これと対をなすデータを取り込む
バスインターフェース機能を有し、同一のアドレスが割
り当てられた複数のスレーブ回路１２１、１２２を含む
スレーブ回路群と、対応するスレーブ回路により取り込
まれた前記コマンドデータをデコードして制御信号を出
力する複数のデータデコーダ１４１、１４２と、対応す
るデータデコーダの制御信号出力に基づいて互いに異な
る処理を行う複数の処理ロジック回路１３１、１３２と
を具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、例えばオーディオ・ビ
デオ（ＡＶ）機器に内蔵されたシリアルバスを通じて被
制御回路群を制御するためのシリアルバス制御装置に係
り、特にシリアルバスに結合された複数のスレーブを共
通に制御する手段に関する。
デオ（ＡＶ）機器に内蔵されたシリアルバスを通じて被
制御回路群を制御するためのシリアルバス制御装置に係
り、特にシリアルバスに結合された複数のスレーブを共
通に制御する手段に関する。
【０００２】
【従来の技術】最近のテレビジョン受像機においては、
シリアルバス制御装置を用いて例えば選局制御および画
面上への選局番号表示制御を行うものがある。図４は、
テレビジョン受像機に使用された従来のシリアルバス制
御装置を示している。
シリアルバス制御装置を用いて例えば選局制御および画
面上への選局番号表示制御を行うものがある。図４は、
テレビジョン受像機に使用された従来のシリアルバス制
御装置を示している。
【０００３】データ転送回線用のシリアルバス１０に
は、例えば１個のバスマスタ回路４１（通常は、マイク
ロコンピュータが用いられる。）と互いに異なるアドレ
スが割り当てられた複数のスレーブ回路４２１、４２
２、４２３が接続されており、この複数のスレーブ回路
４２１、４２２、４２３には、各対応して処理ロジック
回路４３１、４３２、４３３が接続されている。
は、例えば１個のバスマスタ回路４１（通常は、マイク
ロコンピュータが用いられる。）と互いに異なるアドレ
スが割り当てられた複数のスレーブ回路４２１、４２
２、４２３が接続されており、この複数のスレーブ回路
４２１、４２２、４２３には、各対応して処理ロジック
回路４３１、４３２、４３３が接続されている。
【０００４】ここで、アドレス１のスレーブ回路４２１
および処理ロジック回路４３１は、チャネル選択用のＰ
ＬＬ（位相同期ループ）を制御（選局制御）するための
集積回路に設けられ、アドレス２のスレーブ回路４２２
および処理ロジック回路４３２は、画面表示制御用の集
積回路に設けられているものとする。次に、上記シリア
ルバス制御装置によりチャネル選択制御動作を説明す
る。
および処理ロジック回路４３１は、チャネル選択用のＰ
ＬＬ（位相同期ループ）を制御（選局制御）するための
集積回路に設けられ、アドレス２のスレーブ回路４２２
および処理ロジック回路４３２は、画面表示制御用の集
積回路に設けられているものとする。次に、上記シリア
ルバス制御装置によりチャネル選択制御動作を説明す
る。
【０００５】バスマスタ回路４１は、アドレス１のデー
タおよび外部から指定されたチャネル番号に対応する選
局制御用ビットデータを対としてシリアルバス１０に送
信し、さらに、アドレス２のデータおよび上記チャネル
番号に対応する画面表示制御用ビットデータを対として
シリアルバス１０に送信する。
タおよび外部から指定されたチャネル番号に対応する選
局制御用ビットデータを対としてシリアルバス１０に送
信し、さらに、アドレス２のデータおよび上記チャネル
番号に対応する画面表示制御用ビットデータを対として
シリアルバス１０に送信する。
【０００６】アドレス１のスレーブ回路４２１は、シリ
アルバス１０から自己宛てのアドレス１のデータを判別
し、これと対をなす選局制御用ビットデータを直接に処
理ロジック回路４３１に送る。この処理ロジック回路４
３１は、チャネル選択用のＰＬＬが前記指定されたチャ
ネル番号に対応した選局制御を行うように処理する。
アルバス１０から自己宛てのアドレス１のデータを判別
し、これと対をなす選局制御用ビットデータを直接に処
理ロジック回路４３１に送る。この処理ロジック回路４
３１は、チャネル選択用のＰＬＬが前記指定されたチャ
ネル番号に対応した選局制御を行うように処理する。
【０００７】アドレス２のスレーブ回路４２２は、シリ
アルバス１０から自己宛てのアドレス２のデータを判別
し、これと対をなす画面表示制御用ビットデータを直接
に処理ロジック回路４３２に送る。この処理ロジック回
路４３２は、テレビジョン受像機の画面上に前記指定さ
れたチャネル番号を表示するように制御する。
アルバス１０から自己宛てのアドレス２のデータを判別
し、これと対をなす画面表示制御用ビットデータを直接
に処理ロジック回路４３２に送る。この処理ロジック回
路４３２は、テレビジョン受像機の画面上に前記指定さ
れたチャネル番号を表示するように制御する。
【０００８】上記したように従来のシリアルバス制御装
置においては、１つの仕事を行う際に、バスマスタ回路
４１は、まず、スレーブ回路別のデータに分解し、互い
に異なるアドレスが割り当てられた各スレーブ回路４２
１、４２２、４２３に対して順番に個別アドレスデータ
と個別ビットデータを送信することにより、各スレーブ
回路４２１、４２２、４２３を個別に制御していた。そ
して、各スレーブ回路４２１、４２２、４２３では、各
対応するデータをデコードし、各対応する処理ロジック
回路４３１、４３２、４３３で互いに異なるスレーブ回
路別の処理を行っていた。
置においては、１つの仕事を行う際に、バスマスタ回路
４１は、まず、スレーブ回路別のデータに分解し、互い
に異なるアドレスが割り当てられた各スレーブ回路４２
１、４２２、４２３に対して順番に個別アドレスデータ
と個別ビットデータを送信することにより、各スレーブ
回路４２１、４２２、４２３を個別に制御していた。そ
して、各スレーブ回路４２１、４２２、４２３では、各
対応するデータをデコードし、各対応する処理ロジック
回路４３１、４３２、４３３で互いに異なるスレーブ回
路別の処理を行っていた。
【０００９】しかし、このような従来のシリアルバス制
御装置は、シリアルバス１０上にスレーブ回路の個数だ
けのアドレスデータ、ビットデータが送信されるので、
スレーブ回路の個数が多くなった場合に、スレーブ回路
群に対する制御時間が増大すると共にシリアルバス１０
上の占有率が高くなり、バスマスタ回路４１の負担が重
くなる。
御装置は、シリアルバス１０上にスレーブ回路の個数だ
けのアドレスデータ、ビットデータが送信されるので、
スレーブ回路の個数が多くなった場合に、スレーブ回路
群に対する制御時間が増大すると共にシリアルバス１０
上の占有率が高くなり、バスマスタ回路４１の負担が重
くなる。
【００１０】
【発明が解決しようとする課題】上記したように従来の
シリアルバス制御装置は、スレーブ回路群に対する制御
時間が増大すると共にシリアルバス上の占有率が高くな
り、バスマスタ回路の負担が重くなるという問題があっ
た。
シリアルバス制御装置は、スレーブ回路群に対する制御
時間が増大すると共にシリアルバス上の占有率が高くな
り、バスマスタ回路の負担が重くなるという問題があっ
た。
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、スレーブ回路群に対する制御時間を減少さ
せ、シリアルバス上の占有率を低下させ、バスマスタ回
路の負担を軽減させることが可能なシリアルバス制御装
置を提供することを目的とする。
たもので、スレーブ回路群に対する制御時間を減少さ
せ、シリアルバス上の占有率を低下させ、バスマスタ回
路の負担を軽減させることが可能なシリアルバス制御装
置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明のシリアルバス制
御装置は、データ転送回線用のシリアルバスと、このシ
リアルバスに結合され、同一アドレスのデータおよび動
作制御用のコマンドデータを含むデータをシリアルバス
に送信する機能を有するバスマスタ回路と、前記シリア
ルバスにそれぞれ結合され、シリアルバス上の自己宛て
のアドレスのデータを判別し、これと対をなすデータを
取り込むバスインターフェース機能を有し、同一のアド
レスが割り当てられた複数のスレーブ回路を含むスレー
ブ回路群と、上記複数のスレーブ回路に対応して設けら
れ、対応するスレーブ回路により取り込まれた前記コマ
ンドデータをデコードして制御信号を出力する複数のデ
ータデコーダと、この複数のデータデコーダに対応して
設けられ、対応するデータデコーダの制御信号出力に基
づいて互いに異なる処理を行う複数の処理ロジック回路
とを具備することを特徴とする。
御装置は、データ転送回線用のシリアルバスと、このシ
リアルバスに結合され、同一アドレスのデータおよび動
作制御用のコマンドデータを含むデータをシリアルバス
に送信する機能を有するバスマスタ回路と、前記シリア
ルバスにそれぞれ結合され、シリアルバス上の自己宛て
のアドレスのデータを判別し、これと対をなすデータを
取り込むバスインターフェース機能を有し、同一のアド
レスが割り当てられた複数のスレーブ回路を含むスレー
ブ回路群と、上記複数のスレーブ回路に対応して設けら
れ、対応するスレーブ回路により取り込まれた前記コマ
ンドデータをデコードして制御信号を出力する複数のデ
ータデコーダと、この複数のデータデコーダに対応して
設けられ、対応するデータデコーダの制御信号出力に基
づいて互いに異なる処理を行う複数の処理ロジック回路
とを具備することを特徴とする。
【００１３】
【作用】同一のアドレスが割り当てられた複数のスレー
ブ回路に対して、同時にコマンドデータが与えられるの
で、シリアルバス上のデータ量が減少し、スレーブ回路
群に対する制御時間が減少すると共にシリアルバス上の
占有率が低くなり、バスマスタ回路の負担が軽くなる。
ブ回路に対して、同時にコマンドデータが与えられるの
で、シリアルバス上のデータ量が減少し、スレーブ回路
群に対する制御時間が減少すると共にシリアルバス上の
占有率が低くなり、バスマスタ回路の負担が軽くなる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るシリア
ルバス制御装置を示している。
に説明する。図１は、本発明の第１実施例に係るシリア
ルバス制御装置を示している。
【００１５】このシリアルバス制御装置は、データ転送
回線用のシリアルバス１０と、このシリアルバス１０に
接続され、それぞれアドレスが割り当てられた例えば３
個のスレーブ回路１２１、１２２、１２３と、上記シリ
アルバス１０に接続されたバスマスタ回路１１とを具備
する。
回線用のシリアルバス１０と、このシリアルバス１０に
接続され、それぞれアドレスが割り当てられた例えば３
個のスレーブ回路１２１、１２２、１２３と、上記シリ
アルバス１０に接続されたバスマスタ回路１１とを具備
する。
【００１６】本実施例では、前記スレーブ回路群のうち
で、処理に関連のある特定の複数のスレーブ回路（本例
では、２個のスレーブ回路１２１、１２２）は１グルー
プとして纏められ、同一のアドレス（例えばアドレス
１）が割り当てられている。このグループの数は任意に
設定できる。上記２個のスレーブ回路とは処理に関連の
ない残りのスレーブ回路（本例では、１個のスレーブ回
路１２３）には、上記アドレス１とは独立のアドレス２
が割り当てられている。
で、処理に関連のある特定の複数のスレーブ回路（本例
では、２個のスレーブ回路１２１、１２２）は１グルー
プとして纏められ、同一のアドレス（例えばアドレス
１）が割り当てられている。このグループの数は任意に
設定できる。上記２個のスレーブ回路とは処理に関連の
ない残りのスレーブ回路（本例では、１個のスレーブ回
路１２３）には、上記アドレス１とは独立のアドレス２
が割り当てられている。
【００１７】前記バスマスタ回路１１は、例えばマイク
ロコンピュータ（マイコン）が用いられており、任意の
スレーブ回路を指定するためのアドレスデータと、この
アドレスデータにより指定されたスレーブ回路の動作を
制御するためのコマンドデータをシリアルバス１０に送
信する機能を有する。この場合、前記同一のアドレスが
割り当てられた複数のスレーブ回路１２１、１２２に対
しては、同一アドレスのデータおよびコマンドデータを
送信する。
ロコンピュータ（マイコン）が用いられており、任意の
スレーブ回路を指定するためのアドレスデータと、この
アドレスデータにより指定されたスレーブ回路の動作を
制御するためのコマンドデータをシリアルバス１０に送
信する機能を有する。この場合、前記同一のアドレスが
割り当てられた複数のスレーブ回路１２１、１２２に対
しては、同一アドレスのデータおよびコマンドデータを
送信する。
【００１８】前記スレーブ回路１２１、１２２、１２３
は、シリアルバス１０上の自己宛てのアドレスのデータ
を判別し、これと対をなすコマンドデータを取り込むバ
スインターフェース機能を有しており、各対応してデー
タデコーダ・シーケンサ１４１、１４２、１４３を介し
て処理ロジック回路１３１、１３２、１３３が接続され
ている。
は、シリアルバス１０上の自己宛てのアドレスのデータ
を判別し、これと対をなすコマンドデータを取り込むバ
スインターフェース機能を有しており、各対応してデー
タデコーダ・シーケンサ１４１、１４２、１４３を介し
て処理ロジック回路１３１、１３２、１３３が接続され
ている。
【００１９】上記データデコーダ・シーケンサ１４１、
１４２、１４３は、各対応するスレーブ回路１２１、１
２２、１２３により取り込まれたコマンドデータをデコ
ードし、自己が属する処理系でなすべき動作を制御する
ために必要な制御信号に変換する機能を有する。
１４２、１４３は、各対応するスレーブ回路１２１、１
２２、１２３により取り込まれたコマンドデータをデコ
ードし、自己が属する処理系でなすべき動作を制御する
ために必要な制御信号に変換する機能を有する。
【００２０】具体的には、コマンドデータをデコードし
て制御信号（ビットデータ）を出力するデコーダ機能
と、時間（時間軸上の順番など）を考慮した処理を行う
必要がある場合に上記制御信号（ビットデータ）を所要
のタイミングで出力する（換言すれば、上記ビットデー
タを時間軸上のビットデータ列として変換する）シーケ
ンサ機能を有する。
て制御信号（ビットデータ）を出力するデコーダ機能
と、時間（時間軸上の順番など）を考慮した処理を行う
必要がある場合に上記制御信号（ビットデータ）を所要
のタイミングで出力する（換言すれば、上記ビットデー
タを時間軸上のビットデータ列として変換する）シーケ
ンサ機能を有する。
【００２１】各処理ロジック１３１、１３２、１３３
は、各対応するデータデコーダ・シーケンサ１４１、１
４２、１４３からのビットデータ出力あるいは時間軸上
のビットデータ列に基づいて所要の処理を行う。なお、
上記したスレーブ回路、データデコーダ・シーケンサお
よび処理ロジック回路は、対をなす各組毎に例えば同じ
集積回路に設けられている。
は、各対応するデータデコーダ・シーケンサ１４１、１
４２、１４３からのビットデータ出力あるいは時間軸上
のビットデータ列に基づいて所要の処理を行う。なお、
上記したスレーブ回路、データデコーダ・シーケンサお
よび処理ロジック回路は、対をなす各組毎に例えば同じ
集積回路に設けられている。
【００２２】上記実施例のシリアルバス制御装置におい
て、前記同一のアドレス１が割り当てられた２個のスレ
ーブ回路１２１、１２２は、同一アドレス１のデータを
判別し、これと対をなすコマンドデータを取り込み、こ
のコマンドデータをデータデコーダ・シーケンサ１４
１、１４２によりデコードして時間軸上のビットデータ
列として出力し、このビットデータ列に基づいて処理ロ
ジック回路１３１、１３２を制御し、所要の処理を行わ
せる。
て、前記同一のアドレス１が割り当てられた２個のスレ
ーブ回路１２１、１２２は、同一アドレス１のデータを
判別し、これと対をなすコマンドデータを取り込み、こ
のコマンドデータをデータデコーダ・シーケンサ１４
１、１４２によりデコードして時間軸上のビットデータ
列として出力し、このビットデータ列に基づいて処理ロ
ジック回路１３１、１３２を制御し、所要の処理を行わ
せる。
【００２３】この場合、上記２個のスレーブ回路１２
１、１２２に対応する２個の処理ロジック回路１３１、
１３２の処理は互いに異なるが、この２個の処理ロジッ
ク回路１２１、１２２の処理により前記コマンドデータ
の目的とする動作が実現される。
１、１２２に対応する２個の処理ロジック回路１３１、
１３２の処理は互いに異なるが、この２個の処理ロジッ
ク回路１２１、１２２の処理により前記コマンドデータ
の目的とする動作が実現される。
【００２４】他方、アドレス２が割り当てられたスレー
ブ回路１２３は、アドレス２のデータを判別し、これと
対をなすコマンドデータを取り込む。そして、このコマ
ンドデータをデータデコーダ・シーケンサ１４３により
デコードして時間軸上のビットデータ列として出力し、
このビットデータ列に基づいて処理ロジック回路１３３
を制御し、所要の処理を行わせる。
ブ回路１２３は、アドレス２のデータを判別し、これと
対をなすコマンドデータを取り込む。そして、このコマ
ンドデータをデータデコーダ・シーケンサ１４３により
デコードして時間軸上のビットデータ列として出力し、
このビットデータ列に基づいて処理ロジック回路１３３
を制御し、所要の処理を行わせる。
【００２５】上記したように、本実施例のシリアルバス
制御装置は、従来のシリアルバス制御装置と比べて、バ
スマスタ回路１１からシリアルバス１０に送信するアド
レスデータ、制御データのスレーブ回路に対する意味が
異なっている。
制御装置は、従来のシリアルバス制御装置と比べて、バ
スマスタ回路１１からシリアルバス１０に送信するアド
レスデータ、制御データのスレーブ回路に対する意味が
異なっている。
【００２６】即ち、従来のシリアルバス制御装置では、
アドレスデータはスレーブ回路に固有であり、制御デー
タはビットデータであり、スレーブ回路毎に制御データ
の意味が異なっていた。
アドレスデータはスレーブ回路に固有であり、制御デー
タはビットデータであり、スレーブ回路毎に制御データ
の意味が異なっていた。
【００２７】これに対して、本実施例のシリアルバス制
御装置では、スレーブ回路群のうちで処理に関連のある
特定の複数のスレーブ回路を１グループとして纏め、同
一のアドレスを割り当てている。また、同一のアドレス
を有する複数のスレーブ回路に対する制御データをコマ
ンドデータとして扱い、複数のスレーブ回路で共通の仕
事を行わせる。この場合、複数のスレーブ回路は、同一
のアドレスを有していても、実際の処理動作は異なる。
御装置では、スレーブ回路群のうちで処理に関連のある
特定の複数のスレーブ回路を１グループとして纏め、同
一のアドレスを割り当てている。また、同一のアドレス
を有する複数のスレーブ回路に対する制御データをコマ
ンドデータとして扱い、複数のスレーブ回路で共通の仕
事を行わせる。この場合、複数のスレーブ回路は、同一
のアドレスを有していても、実際の処理動作は異なる。
【００２８】従って、上記実施例のシリアルバス制御装
置によれば、処理に関連のある特定の複数のスレーブ回
路に対して同時にコマンドデータが与えられ、処理に関
連のない残りのスレーブ回路に対しては個別にアドレス
データおよびコマンドデータが与えられる。これによ
り、シリアルバス上のデータ量が減少し、スレーブ回路
群に対する制御時間が減少すると共にシリアルバス上の
占有率が低くなり、バスマスタ回路の負担が軽くなる。
置によれば、処理に関連のある特定の複数のスレーブ回
路に対して同時にコマンドデータが与えられ、処理に関
連のない残りのスレーブ回路に対しては個別にアドレス
データおよびコマンドデータが与えられる。これによ
り、シリアルバス上のデータ量が減少し、スレーブ回路
群に対する制御時間が減少すると共にシリアルバス上の
占有率が低くなり、バスマスタ回路の負担が軽くなる。
【００２９】次に、上記実施例のシリアルバス制御装置
の具体的な動作の一例として、上記シリアルバス制御装
置がテレビジョン受像機に使用され、チャネル選択制御
を行う場合について説明する。
の具体的な動作の一例として、上記シリアルバス制御装
置がテレビジョン受像機に使用され、チャネル選択制御
を行う場合について説明する。
【００３０】この場合、スレーブ回路１２１および処理
ロジック回路１３１は、チャネル選択用のＰＬＬ（位相
同期ループ）を制御（選局制御）するための集積回路に
設けられ、スレーブ回路１２２および処理ロジック回路
１３２は、画面表示制御用の集積回路に設けられている
ものとする。
ロジック回路１３１は、チャネル選択用のＰＬＬ（位相
同期ループ）を制御（選局制御）するための集積回路に
設けられ、スレーブ回路１２２および処理ロジック回路
１３２は、画面表示制御用の集積回路に設けられている
ものとする。
【００３１】バスマスタ回路１１は、アドレス１のデー
タに続けて外部から指定されたチャネル番号に対応する
コマンドデータをシリアルバス１０に送信する。この場
合、例えばコマンドデータの“０１”がチャネル番号１
の選局、コマンドデータの“１０”がチャネル番号２の
選局、…というように定義されており、コマンドデータ
“０１”が送信されたものとする。
タに続けて外部から指定されたチャネル番号に対応する
コマンドデータをシリアルバス１０に送信する。この場
合、例えばコマンドデータの“０１”がチャネル番号１
の選局、コマンドデータの“１０”がチャネル番号２の
選局、…というように定義されており、コマンドデータ
“０１”が送信されたものとする。
【００３２】アドレス１のスレーブ回路１２１は、シリ
アルバス１０から自己宛てのアドレス１のデータを判別
し、これと対をなすコマンドデータ（“０１”）を対応
するデータデコーダ・シーケンサ１４１に送る。このデ
ータデコーダ・シーケンサ１４１は、上記コマンドデー
タ（“０１”）をビットデータ列に変換して選局制御用
の処理ロジック回路１３１に送る。これにより、処理ロ
ジック回路１３２は、チャネル選択用のＰＬＬが前記指
定されたチャネル番号１に対応した選局制御を行うよう
に処理する。
アルバス１０から自己宛てのアドレス１のデータを判別
し、これと対をなすコマンドデータ（“０１”）を対応
するデータデコーダ・シーケンサ１４１に送る。このデ
ータデコーダ・シーケンサ１４１は、上記コマンドデー
タ（“０１”）をビットデータ列に変換して選局制御用
の処理ロジック回路１３１に送る。これにより、処理ロ
ジック回路１３２は、チャネル選択用のＰＬＬが前記指
定されたチャネル番号１に対応した選局制御を行うよう
に処理する。
【００３３】また、上記スレーブ回路１２１と同一のア
ドレス１を有するスレーブ回路１２２は、シリアルバス
１０から自己宛てのアドレス１のデータを判別し、これ
と対をなすコマンドデータ（“０１”）をデータデコー
ダ・シーケンサ１４２に送る。このデータデコーダ・シ
ーケンサ１４２は、上記コマンドデータ（“０１”）を
ビットデータ列に変換して画面表示制御用の処理ロジッ
ク回路１３２に送る。これにより、処理ロジック回路１
３２は、テレビジョン受像機の画面上に前記指定された
チャネル番号１を一定時間だけ表示するように制御す
る。
ドレス１を有するスレーブ回路１２２は、シリアルバス
１０から自己宛てのアドレス１のデータを判別し、これ
と対をなすコマンドデータ（“０１”）をデータデコー
ダ・シーケンサ１４２に送る。このデータデコーダ・シ
ーケンサ１４２は、上記コマンドデータ（“０１”）を
ビットデータ列に変換して画面表示制御用の処理ロジッ
ク回路１３２に送る。これにより、処理ロジック回路１
３２は、テレビジョン受像機の画面上に前記指定された
チャネル番号１を一定時間だけ表示するように制御す
る。
【００３４】即ち、１つのコマンドデータの送信によ
り、チャネル選択処理および画面表示制御処理を２個の
処理ロジック回路１３１、１３２で同時に処理させるこ
とが可能になる。
り、チャネル選択処理および画面表示制御処理を２個の
処理ロジック回路１３１、１３２で同時に処理させるこ
とが可能になる。
【００３５】次に、上記実施例のシリアルバス制御装置
の具体的な動作の他の例として、テレビジョン画面上の
情報を見ながらリモートコントロール装置（リモコン装
置）を使用してビデオテープレコーダ（ＶＴＲ）のタイ
マー予約録画などの設定制御を行う場合について説明す
る。
の具体的な動作の他の例として、テレビジョン画面上の
情報を見ながらリモートコントロール装置（リモコン装
置）を使用してビデオテープレコーダ（ＶＴＲ）のタイ
マー予約録画などの設定制御を行う場合について説明す
る。
【００３６】この場合、バスマスタ回路１１は、リモコ
ン装置内に設けられ、アドレスデータおよび例えば時間
設定用コマンドデータおよび時間設定用データおよび画
面表示位置指定用データを送信する機能を有するものと
考える。また、上記リモコン装置からの赤外線を使用し
た送信をシリアルバス１０上の送信として考える。そし
て、同一アドレスを有する２個のスレーブ回路１２１、
１２２は、ＶＴＲに内蔵されるシステムマイコンおよび
画面表示制御用集積回路に設けられるものと考える。
ン装置内に設けられ、アドレスデータおよび例えば時間
設定用コマンドデータおよび時間設定用データおよび画
面表示位置指定用データを送信する機能を有するものと
考える。また、上記リモコン装置からの赤外線を使用し
た送信をシリアルバス１０上の送信として考える。そし
て、同一アドレスを有する２個のスレーブ回路１２１、
１２２は、ＶＴＲに内蔵されるシステムマイコンおよび
画面表示制御用集積回路に設けられるものと考える。
【００３７】リモコン装置から送信された時間設定用コ
マンドデータおよび時間設定用データは、システムマイ
コンに取り込まれてデコードされ、時間設定用データが
システムマイコンのメモリに記憶される。同時に、前記
各データは画面表示制御用集積回路に取り込まれてデコ
ードされ、テレビジョン画面上の所定の位置に設定時間
が一定時間表示される。
マンドデータおよび時間設定用データは、システムマイ
コンに取り込まれてデコードされ、時間設定用データが
システムマイコンのメモリに記憶される。同時に、前記
各データは画面表示制御用集積回路に取り込まれてデコ
ードされ、テレビジョン画面上の所定の位置に設定時間
が一定時間表示される。
【００３８】このような制御を従来のシリアルバス制御
装置により行わせる場合には、リモコン装置から送信さ
れた時間設定用データをシステムマイコンが取り込んだ
後、リモコン装置から画面表示制御用集積回路宛てに時
間設定用データおよび画面表示位置指定用データを一文
字毎に送信する必要があり、システムマイコンの負荷が
重くなると共にシリアルバス上のデータ量が大きくなる
という問題があった。
装置により行わせる場合には、リモコン装置から送信さ
れた時間設定用データをシステムマイコンが取り込んだ
後、リモコン装置から画面表示制御用集積回路宛てに時
間設定用データおよび画面表示位置指定用データを一文
字毎に送信する必要があり、システムマイコンの負荷が
重くなると共にシリアルバス上のデータ量が大きくなる
という問題があった。
【００３９】これに対して、上記実施例のシリアルバス
制御装置によれば、１つのコマンドデータの送信によ
り、時間設定用データの記憶処理と画面表示制御処理と
を同時に行わせることが可能になり、しかも、シリアル
バスはリモコン装置から赤外線を送信する回線だけで済
むのでシステムマイコンの負荷が極めて軽くなる。
制御装置によれば、１つのコマンドデータの送信によ
り、時間設定用データの記憶処理と画面表示制御処理と
を同時に行わせることが可能になり、しかも、シリアル
バスはリモコン装置から赤外線を送信する回線だけで済
むのでシステムマイコンの負荷が極めて軽くなる。
【００４０】なお、前記各データデコーダ・シーケンサ
１４１、１４２、１４３は、対応する処理ロジック回路
１３１、１３２、１３３で時間を考慮した処理を行う必
要がない場合には、シーケンサ機能を省略し、デコーダ
機能のみの構成でもよい。
１４１、１４２、１４３は、対応する処理ロジック回路
１３１、１３２、１３３で時間を考慮した処理を行う必
要がない場合には、シーケンサ機能を省略し、デコーダ
機能のみの構成でもよい。
【００４１】また、前記バスマスタ回路１１として、上
記アドレス２が割り当てられたスレーブ回路１２３を指
定してその動作を制御するために、従来と同様に、アド
レスデータおよびビットデータをシリアルバス１０に送
信する機能を持たせた場合には、上記アドレス２が割り
当てられたスレーブ回路１２３は、アドレス２のデータ
を判別し、これと対をなすビットデータを対応する処理
ロジック回路１３３に直接に送るように構成を変更すれ
ばよい。この場合には、スレーブ回路１２３と処理ロジ
ック回路１３３との間にデータデコーダ・シーケンサ１
４３を介在させる必要はなくなる。また、前記各スレー
ブ回路は必ずしも集積回路に１対１で対応しなくてもよ
く、１つの集積回路内にスレーブ回路が複数個含まれる
場合もある。また、バスマスタ回路１１およびスレーブ
回路とシリアルバス１０とは、電気的接続に限らず、前
記例の光結合も含めて情報的に結合されておればよい。
また、本発明は上記実施例に限らず、バスマスタ回路が
複数存在する場合、あるいは、シリアルバスが複数存在
する場合にも適用することができる。図２は、本発明の
第２実施例に係るシリアルバス制御装置を示す。
記アドレス２が割り当てられたスレーブ回路１２３を指
定してその動作を制御するために、従来と同様に、アド
レスデータおよびビットデータをシリアルバス１０に送
信する機能を持たせた場合には、上記アドレス２が割り
当てられたスレーブ回路１２３は、アドレス２のデータ
を判別し、これと対をなすビットデータを対応する処理
ロジック回路１３３に直接に送るように構成を変更すれ
ばよい。この場合には、スレーブ回路１２３と処理ロジ
ック回路１３３との間にデータデコーダ・シーケンサ１
４３を介在させる必要はなくなる。また、前記各スレー
ブ回路は必ずしも集積回路に１対１で対応しなくてもよ
く、１つの集積回路内にスレーブ回路が複数個含まれる
場合もある。また、バスマスタ回路１１およびスレーブ
回路とシリアルバス１０とは、電気的接続に限らず、前
記例の光結合も含めて情報的に結合されておればよい。
また、本発明は上記実施例に限らず、バスマスタ回路が
複数存在する場合、あるいは、シリアルバスが複数存在
する場合にも適用することができる。図２は、本発明の
第２実施例に係るシリアルバス制御装置を示す。
【００４２】このシリアルバス制御装置は、図１を参照
して前述したシリアルバス制御装置と比べて、シリアル
バス１０に２個のバスマスタ回路１１１、１１２が接続
されている点が異なり、その他は同じである。図３は、
本発明の第３実施例に係るシリアルバス制御装置を示
す。
して前述したシリアルバス制御装置と比べて、シリアル
バス１０に２個のバスマスタ回路１１１、１１２が接続
されている点が異なり、その他は同じである。図３は、
本発明の第３実施例に係るシリアルバス制御装置を示
す。
【００４３】このシリアルバス制御装置は、図１を参照
して前述したシリアルバス制御装置と比べて、シリアル
バスが２本用いられ、この２本のシリアルバス１０１、
１０２に１個のバスマスタ回路１１が共通に接続されお
り、一方のシリアルバス１０１に同一アドレスを有する
２個のスレーブ回路１２１、１２２が接続されおり、他
方のシリアルバス１０２に別のアドレスを有する１個の
スレーブ回路１２３が接続されている点が異なり、その
他は同じである。
して前述したシリアルバス制御装置と比べて、シリアル
バスが２本用いられ、この２本のシリアルバス１０１、
１０２に１個のバスマスタ回路１１が共通に接続されお
り、一方のシリアルバス１０１に同一アドレスを有する
２個のスレーブ回路１２１、１２２が接続されおり、他
方のシリアルバス１０２に別のアドレスを有する１個の
スレーブ回路１２３が接続されている点が異なり、その
他は同じである。
【００４４】
【発明の効果】上述したように本発明によれば、スレー
ブ回路群に対する制御時間を減少させ、シリアルバス上
の占有率を低下させ、バスマスタ回路の負担を軽減させ
ることが可能なシリアルバス制御装置を提供できる。
ブ回路群に対する制御時間を減少させ、シリアルバス上
の占有率を低下させ、バスマスタ回路の負担を軽減させ
ることが可能なシリアルバス制御装置を提供できる。
【図１】本発明の第１実施例に係るシリアルバス制御装
置を示すブロック図。
置を示すブロック図。
【図２】本発明の第２実施例に係るシリアルバス制御装
置を示すブロック図。
置を示すブロック図。
【図３】本発明の第３実施例に係るシリアルバス制御装
置を示すブロック図。
置を示すブロック図。
【図４】従来のシリアルバス制御装置を示すブロック
図。
図。
１０、１０１、１０２…シリアルバス、１１、１１１、
１１２…バスマスタ回路、１２１、１２２、１２３…ス
レーブ回路、１３１、１３２、１３３…処理ロジック回
路、１４１、１４２、１４３…データデコーダ。
１１２…バスマスタ回路、１２１、１２２、１２３…ス
レーブ回路、１３１、１３２、１３３…処理ロジック回
路、１４１、１４２、１４３…データデコーダ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 13/38 ３５０ 9072−5Ｂ
Claims (2)
- 【請求項１】 データ転送回線用のシリアルバスと、 このシリアルバスに結合され、同一アドレスのデータお
よび動作制御用のコマンドデータを含むデータをシリア
ルバスに送信する機能を有するバスマスタ回路と、 前記シリアルバスにそれぞれ結合され、シリアルバス上
の自己宛てのアドレスのデータを判別し、これと対をな
すデータを取り込むバスインターフェース機能を有し、
同一のアドレスが割り当てられた複数のスレーブ回路を
含むスレーブ回路群と、 上記複数のスレーブ回路に対応して設けられ、対応する
スレーブ回路により取り込まれた前記コマンドデータを
デコードして制御信号を出力する複数のデータデコーダ
と、 この複数のデータデコーダに対応して設けられ、対応す
るデータデコーダの制御信号出力に基づいて互いに異な
る処理を行う複数の処理ロジック回路とを具備すること
を特徴とするシリアルバス制御装置。 - 【請求項２】 請求項１記載のシリアルバス制御装置に
おいて、 前記複数のデータデコーダと複数の処理ロジック回路と
の間に対応して設けられ、対応するデータデコーダの制
御信号出力の時間軸上のタイミングを制御するデータシ
ーケンサをさらに具備することを特徴とするシリアルバ
ス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4310383A JPH06164595A (ja) | 1992-11-19 | 1992-11-19 | シリアルバス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4310383A JPH06164595A (ja) | 1992-11-19 | 1992-11-19 | シリアルバス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164595A true JPH06164595A (ja) | 1994-06-10 |
Family
ID=18004596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4310383A Pending JPH06164595A (ja) | 1992-11-19 | 1992-11-19 | シリアルバス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164595A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0792078A1 (de) * | 1996-02-22 | 1997-08-27 | Siemens Aktiengesellschaft | Aktuator-sensor-interface-system |
| US6405235B1 (en) | 1998-12-04 | 2002-06-11 | Nec Corporation | Data receiving device capable of executing simultaneous reception operation |
| JP2008217757A (ja) * | 2007-02-06 | 2008-09-18 | Seiko Epson Corp | シリアル通信システム |
-
1992
- 1992-11-19 JP JP4310383A patent/JPH06164595A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0792078A1 (de) * | 1996-02-22 | 1997-08-27 | Siemens Aktiengesellschaft | Aktuator-sensor-interface-system |
| US6405235B1 (en) | 1998-12-04 | 2002-06-11 | Nec Corporation | Data receiving device capable of executing simultaneous reception operation |
| JP2008217757A (ja) * | 2007-02-06 | 2008-09-18 | Seiko Epson Corp | シリアル通信システム |
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