JPS62192846A - バス切替え制御方式 - Google Patents
バス切替え制御方式Info
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- JPS62192846A JPS62192846A JP3628286A JP3628286A JPS62192846A JP S62192846 A JPS62192846 A JP S62192846A JP 3628286 A JP3628286 A JP 3628286A JP 3628286 A JP3628286 A JP 3628286A JP S62192846 A JPS62192846 A JP S62192846A
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- Japan
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- bus
- byte
- data
- bit
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［１既 要］
中央処理装置、主記４．９装置およびアダプタが、複数
バイトのバス幅を有するバスにより接続され、各装置相
互間に情報転送を行うシステムにおいて、使用するデー
タバス・バイトを指示するフラグ信号を備え、使用バス
幅およびバイト位置を任意に指定可能とした方式である
。
バイトのバス幅を有するバスにより接続され、各装置相
互間に情報転送を行うシステムにおいて、使用するデー
タバス・バイトを指示するフラグ信号を備え、使用バス
幅およびバイト位置を任意に指定可能とした方式である
。
［産業上の利用分野］
本発明は、データバスのバス幅の切替え制御に関する。
一般に、中央処理装置（以下、ｃｐｕと略記する）、主
記憶装置、アダプタ（入出力制御装置等）間が切り離さ
れて、それぞれ非同期に動作するシステムにおいて、こ
れら相互間の情報転送を行うためにバスが提供される。
記憶装置、アダプタ（入出力制御装置等）間が切り離さ
れて、それぞれ非同期に動作するシステムにおいて、こ
れら相互間の情報転送を行うためにバスが提供される。
そのバスが複数バイトのハイド幅を要しているシステム
において、あるアダプタはそのバイト幅を全て活用しな
くても性能的に耐え得るような場合がしばしばある。
において、あるアダプタはそのバイト幅を全て活用しな
くても性能的に耐え得るような場合がしばしばある。
本発明は、使用するバイト幅を選択し、またはぺ
指定することができるようにしたハフ／切替え制御方弐
に関するものである。
に関するものである。
［従来の技術］
従来は、ｃｐｕ、主記憶装置など本体側で一旦バスが定
められると、それに接続されるアダプタなどは、全てそ
のバス幅に合せて、設計しなければならないものであっ
た。
められると、それに接続されるアダプタなどは、全てそ
のバス幅に合せて、設計しなければならないものであっ
た。
従って、そのためアダプタによっては、コストが割高に
なるような場合があった。
なるような場合があった。
また、バスのいずれかのバイトにエラーが発生した場合
、バスの全てが使用不能となり、バスを切り離さなけれ
ばならないため、場合によってはシステムダウンにつな
がるものであった。
、バスの全てが使用不能となり、バスを切り離さなけれ
ばならないため、場合によってはシステムダウンにつな
がるものであった。
［発明が解決しようとする問題点］
本発明は、上記のような従来技術の問題点を解消した新
規なパス切替え制御方式を提供しようとするものである
。
規なパス切替え制御方式を提供しようとするものである
。
［問題点を解決するための手段］
第１図は本発明のバス切替え制御方式の原理ブロック図
を示す。
を示す。
第１図において、１はバスを示し、２はアダプタを示す
。
。
アダプタ２には、データの送信および受信を行うデータ
送受信部２０、フラグの送受信を行うフラグ送受手段２
１、ならびにフラグ送受手段２１からの制御により使用
バスを切り替える切替え手段２２を備えている。
送受信部２０、フラグの送受信を行うフラグ送受手段２
１、ならびにフラグ送受手段２１からの制御により使用
バスを切り替える切替え手段２２を備えている。
フラグ送受手段２１からは、使用バイト指示のフラグ信
号がバイト０．バイト１線を経由して送信または受信さ
れる。
号がバイト０．バイト１線を経由して送信または受信さ
れる。
切替え手段２２からは、・データ＆％０．１が出ていて
、バス１へ接続されている。
、バス１へ接続されている。
データ送受信部２０からのデータ線りとデータ線０．１
との接続は、切替え手段２２により切替え可能となって
いる。
との接続は、切替え手段２２により切替え可能となって
いる。
フラグ送受手段および切替え手段は、ＣＰＵおよび主記
憶装置にも備えられるが、フラグ信号の発行は、データ
バス転送を起動するアダプタ、ＣＰＵ等の装置が行う。
憶装置にも備えられるが、フラグ信号の発行は、データ
バス転送を起動するアダプタ、ＣＰＵ等の装置が行う。
［作用］
上記構成によって、バス幅の選択、ならびにバスの使用
バイトの指定を行うことが可能となる。
バイトの指定を行うことが可能となる。
これによって、アダプタの性能に見合ったバス幅の装置
を接続することが可能となり、コストを低減することが
できる。
を接続することが可能となり、コストを低減することが
できる。
また、本発明を実施することによって、成るバイトのバ
スを使用すると誤動作の可能性がある場合に、データ転
送用の使用バスのバイトを指定し、多少性能が低下して
もデータ転送を′ａ続できるようにすることにより、シ
ステムの悟顔性を向上させることができる。
スを使用すると誤動作の可能性がある場合に、データ転
送用の使用バスのバイトを指定し、多少性能が低下して
もデータ転送を′ａ続できるようにすることにより、シ
ステムの悟顔性を向上させることができる。
［実施例］
以下第２図乃至第５図に示す実施例により、本発明をさ
らに具体的に説明する。
らに具体的に説明する。
第２図は本発明が適用されるシステム構成例を示す図で
ある。
ある。
第２図において、１はバスを示し、２、２２．・−はア
ダプタ、３はＣＰＵ、４は主記憶装置をそれぞれ示す。
ダプタ、３はＣＰＵ、４は主記憶装置をそれぞれ示す。
本実施例では、バスエは２バイトバス幅となっており、
ＣＰＵ３、主記憶装置４、アダプタ＃Ａ（２１）はそれ
ぞれ２バイトバス幅、アダプタ＃Ｂ（２２）は１バイト
バス幅を標準として使用するものとする。
ＣＰＵ３、主記憶装置４、アダプタ＃Ａ（２１）はそれ
ぞれ２バイトバス幅、アダプタ＃Ｂ（２２）は１バイト
バス幅を標準として使用するものとする。
第３図は、本実施例におけるメモリアドレス構造を示す
図である。
図である。
第３図において、（ａ）は１６ビソトデ一タバス幅を使
用する場合を、（ｂ）は８ビツトバス幅を使用する場合
を示しており、図中の＃Ｏ，＃、＃２、・−はバイトア
ドレスを示している。
用する場合を、（ｂ）は８ビツトバス幅を使用する場合
を示しており、図中の＃Ｏ，＃、＃２、・−はバイトア
ドレスを示している。
第４図は本発明の実施例の回路構成ブロック図である。
第４図において、１はバスであり、２はアダプタである
。
。
２０はデータ送受信部であって、アダプタ２のデ−タの
送信および受信を行うに′ｌところである。
送信および受信を行うに′ｌところである。
２１１はアドレス、データストローブ送受回路であって
、メモリアドレス ＡＯＩ〜ＡＸＸ、および後述のデー
タストローブ信号ＤＳｏ、 ＤＳ ＋を送受する。
、メモリアドレス ＡＯＩ〜ＡＸＸ、および後述のデー
タストローブ信号ＤＳｏ、 ＤＳ ＋を送受する。
２１２、は使用バス選択回路であって、バスの使用する
ハイドを指定する信号ＢＹＴＥ Ｏ，ＢＹＴＥ Ｌを送
受信すると共に切替え回路を制御する。
ハイドを指定する信号ＢＹＴＥ Ｏ，ＢＹＴＥ Ｌを送
受信すると共に切替え回路を制御する。
２２は切替え回路であって、使用バス選択回路２１２か
らの制御により、データ送受信部２０からのデータ線と
バス１へのデータ線との間の接続、切替えを行う。
らの制御により、データ送受信部２０からのデータ線と
バス１へのデータ線との間の接続、切替えを行う。
第５図は本発明の実施例によるデータバスの使用形態を
示す図である。
示す図である。
第５図においては、種々のバス使用形態によるデータ転
送におけるバスのタグ信号、メモリ・バイトアドレス（
偶数番地側か奇数番地側かの別）、および使用データバ
ス（バイト０側かバイト１側か）の状態を示している。
送におけるバスのタグ信号、メモリ・バイトアドレス（
偶数番地側か奇数番地側かの別）、および使用データバ
ス（バイト０側かバイト１側か）の状態を示している。
バスのタグ信号としては、使用バイト指定フラグＢＹＴ
Ｅ Ｏ，ＢＹＴＥ Ｌ 、アドレスバス信号ＡＯ１％お
よびデータストローブ信号ＤＳＩ、ＤＳＯがある。
Ｅ Ｏ，ＢＹＴＥ Ｌ 、アドレスバス信号ＡＯ１％お
よびデータストローブ信号ＤＳＩ、ＤＳＯがある。
使用ハイド指定フラグＢＹＴＥ Ｏ，ＢＹ置はハイドモ
ードで使用時に、データバスの使用バイト側を指示する
。
ードで使用時に、データバスの使用バイト側を指示する
。
アドレスバス信号ＡＯＩは、アドレスバスの信号のうち
の下位２ビツト目（２の１乗）のみを示している。
の下位２ビツト目（２の１乗）のみを示している。
これは本図においては、第３図に示したメモリアドレス
構造におけるハイドアドレス＃３までを例示してあり、
そのための説明にはＡＯ，まででよいからである。
構造におけるハイドアドレス＃３までを例示してあり、
そのための説明にはＡＯ，まででよいからである。
データストローブ信号ＤＳＬ、ＤＳｏは、メモリ・バイ
トアドレスの有効側（偶数番地側か奇数番地側か）を指
示する。
トアドレスの有効側（偶数番地側か奇数番地側か）を指
示する。
項番１〜４は、１６ビソトバスによる８ビ、ト転送の場
合を示し、項番５〜６は１６ビツトバスによる１６ビ７
ト転送の場合を示している。
合を示し、項番５〜６は１６ビツトバスによる１６ビ７
ト転送の場合を示している。
このときは、使用ハイド指定フラグＢＹＴＥ Ｏ，ＢＹ
ＴＥ １は使用しない。
ＴＥ １は使用しない。
項番１は、バイトアドレス＃０の転送を示し、Ａｏ＋＝
Ｏ１ＤＳ１＝１、ｏｓｏ＝ｏ、メモリ・バイトアドレス
の偶数番地側で＃０にアクセスし、データバスのバイト
Ｏ側で転送されることを示す。
Ｏ１ＤＳ１＝１、ｏｓｏ＝ｏ、メモリ・バイトアドレス
の偶数番地側で＃０にアクセスし、データバスのバイト
Ｏ側で転送されることを示す。
同じく、項番２では、ＤＳ１＝Ｏ１ＤＳＯ＝１となり、
メモリ・ハイドアドレスの奇数番地側で＃１にアクセス
し、データバスのバイト１側で転送されることを示す。
メモリ・ハイドアドレスの奇数番地側で＃１にアクセス
し、データバスのバイト１側で転送されることを示す。
項番３では、ＡＯ＋＝１となり、ＤＳ１＝１、ＤＳＯ＝
Ｏとなり、メモリ・バイトアドレスの偶数番地側で＃２
にアクセスし、データバスのバイトＯ側で転送されるこ
とを示す。
Ｏとなり、メモリ・バイトアドレスの偶数番地側で＃２
にアクセスし、データバスのバイトＯ側で転送されるこ
とを示す。
このように、タグ信号ＡＯＩ、ＤＳＬ 、ＤＳＯはその
まま主記憶装置へのアクセス信号となる。
まま主記憶装置へのアクセス信号となる。
項番５〜６は、１６ビソトバスによる１６ビソト転送の
場合を示し、ＤＳｌ＝ｌ、ＤＳＯ＝１となり、データバ
スのバイ１−０側、バイト１側の両方で転送される。
場合を示し、ＤＳｌ＝ｌ、ＤＳＯ＝１となり、データバ
スのバイ１−０側、バイト１側の両方で転送される。
次に、項番７〜１４は、８ビツトバスによる８ピント転
送の場合を示している。
送の場合を示している。
項番７〜１０では、使用バイｌ−指定フラグＢＹＴＥ
１を“１”として、データバスのハイド１を使用して転
送することを示し、項番１１〜１４では、使用ハイド指
定フラグＢＹＴＥ Ｏを“１”として、データバスのバ
イトＯを使用して転送することを示している。
１を“１”として、データバスのハイド１を使用して転
送することを示し、項番１１〜１４では、使用ハイド指
定フラグＢＹＴＥ Ｏを“１”として、データバスのバ
イトＯを使用して転送することを示している。
第２図に示すシステム構成において、ＣＰＵ３よりアダ
プタ＃Ａ（２＋）に対し起動のためのデータ転送を行う
場合、第５図の項番１〜６に示す転送をそれぞれ目的に
応じて行う。
プタ＃Ａ（２＋）に対し起動のためのデータ転送を行う
場合、第５図の項番１〜６に示す転送をそれぞれ目的に
応じて行う。
アダプタ＃Ｂ（２２）に対してデータ転送を行う場合は
、項番７〜１０または１１〜１４に示す転送を行う。
、項番７〜１０または１１〜１４に示す転送を行う。
アダプタ＃Ｂ（２２）については、８ビツトバスである
旨を、予めシステム設置時に、ＣＰＵ３に対して知らさ
れているものとする。
旨を、予めシステム設置時に、ＣＰＵ３に対して知らさ
れているものとする。
次に、アダプタから主記憶装置にデータ転送を要求する
場合には、アダプタ＃Ａについては、１６ビツトパスを
使用して、項番１〜６のいずれかを用いてデータ転送を
行い、もし何等かの理由により８ビツトバスを使用する
場合は、項番７〜１４のいずれかを用いて行う。
場合には、アダプタ＃Ａについては、１６ビツトパスを
使用して、項番１〜６のいずれかを用いてデータ転送を
行い、もし何等かの理由により８ビツトバスを使用する
場合は、項番７〜１４のいずれかを用いて行う。
アダプタ＃Ｂについては、８ビツトバス幅でデータ転送
するが、どちらのバイトを使用するかは設計時に決り、
項番７〜１０または項番１１〜１４のいずれかに固定し
て行う。
するが、どちらのバイトを使用するかは設計時に決り、
項番７〜１０または項番１１〜１４のいずれかに固定し
て行う。
ただし、バスのそのハイド側にエラーが発生したとき等
の場合は逆側に切り替えて行うことができる。
の場合は逆側に切り替えて行うことができる。
上記のようにして、アダプタ＃Ａは８ビツト幅でも１６
ビツト幅でも任意にバスを使用して主記憶装置へデータ
転送を行うことができ、またアダプタ＃Ｂはシステムが
１６ビツトバス幅に拘わらず、ＢＹＴＥ Ｏ／１信号を
用いることにより、８ビツト幅で行うことができる。
ビツト幅でも任意にバスを使用して主記憶装置へデータ
転送を行うことができ、またアダプタ＃Ｂはシステムが
１６ビツトバス幅に拘わらず、ＢＹＴＥ Ｏ／１信号を
用いることにより、８ビツト幅で行うことができる。
［発明の効果］
以上説明のように本発明によれば、バス幅の選択、なら
びにバスの使用バイトの指定を行うことが可能となり、
アダプタの性能に見合ったバス幅の装置を接続すること
が可能となってコストを低減することができ、またバス
の障害の際性能を落してもデータ転送を続行することに
より信頼性を向上できるもので、その実用上の効果は極
めて大きい。
びにバスの使用バイトの指定を行うことが可能となり、
アダプタの性能に見合ったバス幅の装置を接続すること
が可能となってコストを低減することができ、またバス
の障害の際性能を落してもデータ転送を続行することに
より信頼性を向上できるもので、その実用上の効果は極
めて大きい。
第１図は本発明の原理ブロック図、
第２図は本発明が適用されるシステム構成例を示す図、
第３図は本発明の実施例におけるメモリアドレス構造を
示す図、 第４図は本発明の実施例の回路構成ブロック図、第５図
は本発明の実施例によるデータバスの使用形態を、示す
図である。 図面において、 １はバス、 ２はアダプタ、３はＣＰＵ
、 ４は主記憶装置、２０はデータ送受
信部、 ２１はフラグ送受手段、２２は切替え手段（
回路）、 ２１１はアドレス、データストローブ送受回路、２１２
は使用バス選択回路、 をそれぞれ示す。 本発明の原理ブロック図 第１図 本発明が通用されるシステム構成例を示す同第 ２
図 １６ビノトデ一タバス幅 ８ビッ
トｙ−タパス幅（ａ）
（ｂ）本発明の実施例におけるメモリアド
レス構造を示す間第 ３ＵｆＪ 本発明の’ｉｆ！ｉ（＋ｌ＋の回路構成ブロック間第
４ 図
示す図、 第４図は本発明の実施例の回路構成ブロック図、第５図
は本発明の実施例によるデータバスの使用形態を、示す
図である。 図面において、 １はバス、 ２はアダプタ、３はＣＰＵ
、 ４は主記憶装置、２０はデータ送受
信部、 ２１はフラグ送受手段、２２は切替え手段（
回路）、 ２１１はアドレス、データストローブ送受回路、２１２
は使用バス選択回路、 をそれぞれ示す。 本発明の原理ブロック図 第１図 本発明が通用されるシステム構成例を示す同第 ２
図 １６ビノトデ一タバス幅 ８ビッ
トｙ−タパス幅（ａ）
（ｂ）本発明の実施例におけるメモリアド
レス構造を示す間第 ３ＵｆＪ 本発明の’ｉｆ！ｉ（＋ｌ＋の回路構成ブロック間第
４ 図
Claims (1)
- 【特許請求の範囲】 中央処理装置、主記憶装置、およびアダプタがバスによ
り接続され、各装置相互間の情報転送を行うシステムに
おいて、 使用するデータバス・バイトを指示するフラグ信号を備
えると共に、 前記各装置に、該フラグ信号を送受する手段と、該フラ
グ信号により、使用バスを切り替える切替え手段とを備
え、 使用バス幅の選択ならびにバスの使用バイトの指定が可
能なるよう構成したことを特徴とするバス切替え制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3628286A JPS62192846A (ja) | 1986-02-20 | 1986-02-20 | バス切替え制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3628286A JPS62192846A (ja) | 1986-02-20 | 1986-02-20 | バス切替え制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62192846A true JPS62192846A (ja) | 1987-08-24 |
Family
ID=12465428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3628286A Pending JPS62192846A (ja) | 1986-02-20 | 1986-02-20 | バス切替え制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62192846A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478352A (en) * | 1987-09-19 | 1989-03-23 | Hudson Soft Co Ltd | Dma transfer controller |
| JPS6478354A (en) * | 1987-09-19 | 1989-03-23 | Hudson Soft Co Ltd | Switching device for data bus width |
-
1986
- 1986-02-20 JP JP3628286A patent/JPS62192846A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478352A (en) * | 1987-09-19 | 1989-03-23 | Hudson Soft Co Ltd | Dma transfer controller |
| JPS6478354A (en) * | 1987-09-19 | 1989-03-23 | Hudson Soft Co Ltd | Switching device for data bus width |
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