JPH06169233A

JPH06169233A - ディジタル信号処理方法とディジタルフィルタ

Info

Publication number: JPH06169233A
Application number: JP4204818A
Authority: JP
Inventors: Hideyo Uehata; 秀世上畠; Bauzaa Tatsudo; バウザータッド; Teiji Kageyama; 定司影山; Hideo Inoue; 秀士井上; Kenichiro Hayashi; 健一郎林; Yoshio Yasumoto; 吉雄安本; Kazuya Ueda; 和也上田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1992-07-31
Filing date: 1992-07-31
Publication date: 1994-06-14

Abstract

(57)【要約】【目的】ビット数の少ないディジタルフィルタを複数
用いて、低価格でしかもビット数を多いディジタルフィ
ルタを提供する。【構成】Ｎビットのディジタル信号を少なくともＨビ
ットの信号とＬビットの信号との２つに分割するビット
分割回路１と、Ｈビットの信号を入力する第１のディジ
タルフィルタ２と、Ｌビットの信号を入力する第２のデ
ィジタルフィルタ３と、第１のディジタルフィルタ２と
第２のディジタルフィルタ３の出力を合成し、Ｍビット
の信号を出力する合成回路４で構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル信号から、不
要な信号成分を除去したり、デジタル信号の周波数特性
および位相特性を補正する、デジタル信号処理方法およ
びデジタルフィルタに関するものである。

【０００２】

【従来の技術】従来、ディジタル信号処理において、入
力信号から不要な信号を除去したり、入力信号自身の周
波数特性や位相特性を補正するために、デジタルフィル
タが用いられている。ディジタルフィルタは、アナログ
フィルタとは違い、素子偏差、経年変化、温度特性等の
問題がない。また、ＩＣ（Integrated Circuit）化が容
易であることから、さまざまな分野で利用されている。
例えば、テレビジョン信号のゴースト除去回路のトラン
スバーサルフィルタに用いられている。ゴースト除去回
路のトランスバーサルフィルタは一般に入力信号が８ビ
ットのディジタルフィルタをＩＣ化したものを複数個用
いて実現している。

【０００３】以下、ディジタルフィルタの従来例につい
て図面を参照しながら説明する。図６は、従来のディジ
タルフィルタの構成を示すブロック図である。１００は
ディジタルフィルタ、１０１，１０２，１０３，１０４
は遅延素子、１０５，１０６，１０７，１０８は乗算回
路、１０９，１１０，１１１，１１２は丸め回路、１１
３は加算器である。ここでディジタルフィルタの動作を
説明するために、アナログ信号をディジタル信号に変換
するサンプリング周波数を例えば１４．３ＭＨｚ（各サ
ンプリング間隔は約７０ナノ秒）とする。また、ディジ
タルフィルタ１００の内部の信号処理はすべて正の数、
負の数両方を処理するために２の補数形式で処理する。
ディジタルフィルタ１００は例えば８ビットのディジタ
ル信号と１０ビットの係数データを入力し、１８ビット
のディジタル信号を出力する。遅延素子１０１，１０
２，１０３，１０４は８ビットのディジタル信号を１サ
ンプル期間（約７０ナノ秒）だけ遅延し，乗算回路１０
５，１０６，１０７，１０８へ出力する。

【０００４】乗算回路１０５，１０６，１０７，１０８
にはあらかじめ係数データを設定しておく。例えば乗算
回路１０５に係数を設定する場合、ディジタルフィルタ
１００の外部より係数アドレスＡ0と係数データＣ0を入
力する。この時、乗算回路１０５のアドレスがＡ0と一
致するので乗算回路１０５だけ係数データＣ0を保持す
る。乗算回路１０５は入力信号と保持している係数デー
タＣ0を乗じた信号を出力する。同じく、乗算回路１０
６，１０７，１０８は遅延素子１０１，１０２，１０４
の出力と係数データＣ1，Ｃ2，Ｃ3を乗じた信号を出力
する。係数アドレスは乗算回路の数が６４個の場合は、
６ビット必要である。乗算回路１０５の出力は丸め回路
１０９で図７に示す方法で丸める。乗算器１０５の出力
信号ｂ16からｂ0のｂ4が１の時はｂ5に１を加算し、
ｂ16からｂ5までの１２ビットＯｕｔ11からＯｕｔ0を出
力する。同様に丸め回路１１０，１１１，１１２は１２
ビットの信号を出力する。加算器１１３は丸め回路１０
９，１１０，１１１，１１２からの１２ビットの出力信
号を加算し、１８ビットの加算結果を出力する。通常、
２の補数形式の信号処理の場合、８ビットの信号と１０
ビットの信号を乗算した結果は、１７ビットとなる。乗
算回路の数が６４個の場合、各乗算回路の出力を丸めず
に加算すると、出力結果は２３ビットとなる。しかし、
実際には、ＩＣ化するために出力結果を丸め従来例のよ
うに出力ビット数を制限している。最近市販されている
デジタルフィルタも従来例のように何らかの丸め処理を
行い出力ビット数を制限している。また、従来例のディ
ジタルフィルタ内の乗算回路の個数は６４個であるが、
使用する用途により、乗算回路が４，１６，１２８個な
ど様々な個数の、ディジタルフィルタが市販されてい
る。テレビジョン信号のゴースト除去回路では従来例で
説明したディジタルフィルタを７から１０個程度使用し
ている。一般に、ディジタルフィルタは用途に応じて複
数個使用して、所望の機能を実現している。

【０００５】

【発明が解決しようとする課題】近年、半導体技術の急
速な発展によって、高集積、低価格のＩＣが市販される
ようになってきた。従来例で説明したディジタルフィル
タも例外ではなく、研究開発用から民生用へと展開でき
る程、低価格になってきている。例えば、テレビジョン
信号のゴースト除去回路においては、従来例で説明した
８ビットのディジタルフィルタを７から１０個程度使用
して低価格を実現している。しかし、性能面において
は、ゴーストを十分に除去できない場合がある。そこで
性能面の向上を簡単にはかるにはディジタル信号処理系
を１０ビットにすればよい。しかし、現在、市販されて
いる１０ビットのディジタルフィルタは、極めて高価で
あり、乗算回路の個数も４から１６個である。よって、
１０ビットのディジタルフィルタを使用した民生用機器
は極めて高価格になるという問題点を有していた。

【０００６】本発明は、前記した問題点を解決するため
なされたもので、入力ビット数がディジタル信号処理系
のビット数より少ないディジタルフィルタを少なくとも
２個使用することにより、ビット数の多いディジタルフ
ィルタを提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明のディジタル信号
処理方法は上記の目的を達成するために、Ｎビットのデ
ィジタル信号を少なくとも上位ビット信号と下位ビット
信号との２つに分割処理し、前記上位ビット信号に対し
第１のディジタルフィルタを用いてフィルタ処理を施
し、前記下位ビット信号に対し第２のディジタルフィル
タを用いてフィルタ処理を施し、前記第１のディジタル
フィルタと前記第２のディジタルフィルタの出力を合成
処理してＭビットのディジタル信号を出力することを特
徴とするものである。

【０００８】また、本発明のディジタルフィルタは、Ｎ
ビットのディジタル信号を少なくとも上位ビット信号と
下位ビット信号との２つに分割するビット分割回路と、
前記上位ビット信号を入力する第１のフィルタ回路と、
前記下位ビット信号を入力する第２のフィルタ回路と、
前記第１のフィルタ回路と前記第２のフィルタ回路の出
力を合成し、Ｍビットの信号を出力する合成回路とを具
備することを特徴とする。

【０００９】

【作用】本発明によれば、ディジタル信号処理系の信号
のビット数をＮビットとした場合、Ｎビットより少ない
ビット数を入力とするディジタルフィルタを少なくとも
２個用いて、Ｎビット以上のビット数を入力とするディ
ジタルフィルタを構成することにより、ディジタルフィ
ルタを内蔵するビット数の多いディジタル回路を低価格
で実現できる。

【００１０】

【実施例】以下、本発明の一実施例におけるディジタル
フィルタについて図面を参照しながら説明する。図１は
本実施例のディジタルフィルタの構成をブロック図で示
す。図１において、１はビット分割回路、２は第１のデ
ィジタルフィルタ、３は第２のディジタルフィルタ、４
は合成回路である。ここで説明をわかりやすくするため
に、Ｎが１０の場合、つまり１０ビットのディジタルフ
ィルタを８ビットのディジタルフィルタ２個で実現した
場合について説明する。

【００１１】まず、ビット分割回路１に１０ビットのデ
ィジタル信号を入力する。分割回路１は第１および第２
のディジタルフィルタ２，３の出力の丸め誤差が最小に
なるようにＮビットの入力信号をＨビットとＬビットに
分割する。ここで、ビット分割回路１の内部構成を図２
で示す。１はビット分割回路、１１は分割回路、１２は
Ｈビット処理回路、１３はＬビット処理回路である。こ
こでＬビットの最上位ビットは常に０になるようにす
る。分割回路１１はＮビットのディジタル信号をＮ１ビ
ットとＮ２ビットに分割する。Ｎビットが１０ビットの
場合、例えば、図３（ａ）に示すようにＮ１およびＮ
２にビット分割する。例えばＮビットの入力信号ビット
列をｂ9,ｂ8,ｂ7,ｂ6,ｂ5,ｂ4,ｂ3,ｂ2,ｂ1,ｂ0 とする
と、Ｎ１ビットはｂ9,ｂ8,ｂ7,０,０,０,０,０,０,０、
Ｎ２ビットは０,０,０,ｂ6,ｂ5,ｂ4,ｂ3,ｂ2,ｂ1,ｂ0と
する。なお、ｂ9からｂ0においてｂ9を上位ビットとす
る。次に、Ｈビット処理回路１２はＮ１ビットの上位８
ビットをＨビットとして出力する。またＬビット処理回
路１３はＮ２ビットの下位８ビットをＬビットとして出
力する。ここでＬビットの最上位ビットは常に０になる
ようにする。

【００１２】第１および第２のディジタルフィルタ２，
３の内部構成を図６に示す。１００はディジタルフィル
タ、１０１，１０２，１０３，１０４は遅延素子、１０
５，１０６，１０７，１０８は乗算回路、１０９，１１
０，１１１，１１２は丸め回路、１１３は加算器であ
る。ここでディジタルフィルタの動作を説明するため
に、アナログ信号をディジタル信号に変換するサンプリ
ング周波数を例えば１４．３ＭＨｚ（各サンプリング間
隔は約７０ナノ秒）とする。また、ディジタルフィルタ
１００の内部の信号処理はすべて正の数、負の数両方を
処理するために２の補数形式で処理する。

【００１３】ディジタルフィルタ１００は例えば８ビッ
トのディジタル信号と１０ビットの係数データを入力
し、１８ビットのディジタル信号を出力する。遅延素子
１０１，１０２，１０３，１０４は８ビットのディジタ
ル信号を１サンプル期間（約７０ナノ秒）だけ遅延し，
乗算回路１０５，１０６，１０７，１０８へ出力する。
乗算回路１０５，１０６，１０７，１０８にはあらかじ
め係数データを設定しておく。例えば乗算回路１０５に
係数を設定する場合、ディジタルフィルタ１００の外部
より係数アドレスＡ0と係数データＣ0を入力する。この
時、乗算回路１０５のアドレスがＡ0と一致するので乗
算回路１０５だけ係数データＣ0を保持する。乗算回路
１０５は入力信号と保持している係数データＣ0を乗じ
た信号を出力する。同じく、乗算回路１０６，１０７，
１０８は遅延素子１０１，１０２，１０４の出力と係数
データＣ1，Ｃ2，Ｃ3を乗じた信号を出力する。係数ア
ドレスは乗算回路の数が６４個の場合は、６ビット必要
である。乗算回路１０５の出力は丸め回路１０９で図７
に示す方法で丸める。乗算器１０５の出力信号ｂ16から
ｂ0のｂ4が１の時はｂ5に１を加算し、ｂ16からｂ5まで
の１２ビットＯｕｔ11からＯｕｔ0を出力する。同様に
丸め回路１１０，１１１，１１２は１２ビットの信号を
出力する。加算器１１３は丸め回路１０９，１１０，１
１１，１１２からの１２ビットの出力信号を加算し、１
８ビットの加算結果を出力する。第１のディジタルフィ
ルタ２と同様にして、第２のディジタルフィルタ３も１
８ビットの信号を出力する。合成回路４は第１のディジ
タルフィルタ２の出力と第２のディジタルフィルタ３の
出力を相対的にビットシフトした後に加算した信号を丸
め処理し、１０ビットの信号を出力する。

【００１４】図４に合成回路４の内部構成のブロック図
を示す。図５に合成回路４の動作を示す。ビットシフト
回路２１は図５に示すような処理を行い、第１のディジ
タルフィルタ２の出力ビット列Ｕ17からＵ0と第２のデ
ィジタルフィルタ３の出力ビット列Ｌ17からＬ0を相対
的にビットシフトする。加算器２２は、第１のディジタ
ルフィルタ２の出力と、ビットシフト回路２１の出力
と、図５で示すＵ1およびＬ3のビット位置のみに１が立
ったビット列とを加算する。

【００１５】選択回路２３は図５に示すように加算器２
２の出力からｍ15 からｍ0を選択し出力する。以上のよ
うにして１０ビットのディジタルフィルタを構成する。
また、本発明のディジタルフィルタの入出力データを１
０ビットにしたいときは、図５に示すようにディジタル
フィルタの利得が必ず１以下の条件のとき、選択回路２
３で、ビット列ｍ9からｍ0の１０ビットを選択すれば良
い。分割回路２の最適なビット分割方法は第１および第
２のディジタルフィルタ２，３の丸め回路１０９，１１
０，１１１，１１２の丸めるビット数に依存している。
例えば丸め回路１０９，１１０，１１１，１１２は１７
ビットの信号の下位５ビットを丸めて１２ビットに制限
している。したがって、第１のディジタルフィルタ２お
よび第２のディジタルフィルタ３は丸め誤差を含んでい
る。しかし、分割回路２により、図３（ａ）に示すよう
にビット分割すれば、第１のディジタルフィルタ２の出
力には丸め誤差を含まない。例えば入力信号ビット列Ｎ
ビットが００１００００００１（１０進数で１２９）の
とき、Ｎ１ビットは００１０００００００（１０進数で
１２８）、Ｎ２ビットは０００００００００１（１０進
数で１）となる。さらに、Ｈビットは００１０００００
（１０進数で３２）、Ｌビットは０００００００１（１
０進数で１）となる。このＨビットにどんな係数を乗算
しても乗算結果の下位５ビットは常に０となり、丸め誤
差を含まない。よって、第２のディジタルフィルタ３の
出力のみ丸め誤差を含むことになり、Ｎビットのディジ
タルフィルタの丸めによる誤差を最小にすることができ
る。

【００１６】また、図３に示すようにＮビットの入力信
号をＮ１ビットとＮ２ビットに分割することで、負極性
の入力信号もなんら問題なく処理できる。例えば、入力
信号ビット列Ｎビットが１１０１１１１１１１（１０進
数で−１２９）のとき、Ｎ１ビットは１１００００００
００（１０進数で−２５６）、Ｎ２ビットは０００１１
１１１１１（１０進数で１２７）となる。さらに、Ｈビ
ットは１１００００００（１０進数で−６４）、Ｌビッ
トは０１１１１１１１（１０進数で１２７）となる。こ
のＨビットにどんな係数を乗算しても乗算結果の下位５
ビットは常に０となり、丸め誤差を含まない。よって、
第２のディジタルフィルタ３の出力のみ丸め誤差を含む
ことになり、Ｎビットのディジタルフィルタの丸めによ
る誤差を最小にすることができる。

【００１７】なお、分割回路２のビット分割方法は図３
（ａ）に示す方法に限るものではない。例えば本発明の
Ｎビットのディジタルフィルタにおいて、第１および第
２のディジタルフィルタ２，３の入力信号のビット数が
８、係数が１０、丸め回路１０９，１１０，１１１，１
１２の出力が１５ビットに丸められる場合、分割回路２
のビット分割方法は図３（ｂ）に示す方法により、丸め
誤差の最小なＮビットのディジタルフィルタを実現でき
る。

【００１８】また、本発明のＮビットのディジタルフィ
ルタにおいては、ビット分割回路１のビット分割方法は
図３（ｃ）に示す方法でも良い。図３（ｃ）に示すビッ
ト分割方法を用いれば、例えば第１のディジタルフィル
タ２を８ビットのディジタルフィルタを用いて、第２の
ディジタルフィルタを４ビットのディジタルフィルタを
用いて８ビットより多いビット数のディジタルフィルタ
を構成することもできる。

【００１９】また、ビット分割回路１は本実施例の如く
上位、下位の２つ分割する以外に、Ｎビットの入力信号
を上位、中間、下位ビットの３つに分割してもよい。こ
の場合、Ｎビットより少ないディジタルフィルタ３個を
用いて、上記した本発明の実施例と同様な信号処理を行
うことで、丸め誤差の最小なＮビットのディジタルフィ
ルタを実現できる。

【００２０】さらに、加算器２２のビット数を節約する
為に、第１のディジタルフィルタ２の出力とビットシフ
ト回路２１の出力をあらかじめビット数を上位から（Ｎ
＋１）ビットに制限した後に加算器２２に入力しても良
い。

【００２１】なお、本実施例のＮビットのディジタルフ
ィルタにおいては、Ｎビットより少ないディジタルフィ
ルタを複数個使用しているが、このＮビットより少ない
ディジタルフィルタの内部構成は図６に示す構成に限る
ものではない。

【００２２】以上説明したように、本発明は所望するビ
ット数のディジタルフィルタを所望するビット数より少
ないビット数のディジタルフィルタを複数個使用して構
成することができる。

【００２３】

【発明の効果】以上の説明より明らかなように、本発明
は、Ｎビットのディジタル信号を少なくともＨビットの
信号とＬビットの信号との２つに分割するビット分割回
路と、Ｈビットの信号を入力する第１のディジタルフィ
ルタと、Ｌビットの信号を入力する第２のディジタルフ
ィルタと、第１のディジタルフィルタと第２のディジタ
ルフィルタの出力を合成し、Ｍビットの信号を出力する
合成回路とで構成することにより、ディジタル信号処理
系の信号のビット数をＮビットとした場合に、Ｎビット
より少ないビット数を入力とするディジタルフィルタを
少なくとも２個用いて、Ｎビット以上のビット数を入力
とするディジタルフィルタを構成することにより、ディ
ジタルフィルタを内蔵するビット数の多いディジタル回
路を低価格で実現することが可能となる。

【図面の簡単な説明】

【図１】本発明のディジタルフィルタの構成を示すブロ
ック図

【図２】本発明の一実施例におけるビット分割回路の構
成を示すブロック図

【図３】本発明のビット分割回路の動作を示す図

【図４】本発明の一実施例における合成回路の構成を示
すブロック図

【図５】本発明の合成回路の動作を示す図

【図６】従来例のディジタルフィルタの内部構成を示す
ブロック図

【図７】本発明の丸め回路の動作を示す図

【符号の説明】

１ビット分割回路２第１のディジタルフィルタ３第２のディジタルフィルタ４合成回路１１分割回路１２Ｈビット処理回路１３Ｌビット処理回路２１ビットシフト回路２２加算器２３選択回路１００ディジタルフィルタ１０１，１０２，１０３，１０４遅延素子１０５，１０６，１０７，１０８乗算回路１０９，１１０，１１１，１１２丸め回路１１３加算器

───────────────────────────────────────────────────── フロントページの続き (72)発明者井上秀士大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者林健一郎大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者安本吉雄大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者上田和也大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】Ｎビットのディジタル信号を少なくとも上
位ビット信号と下位ビット信号との２つに分割処理し、
前記上位ビット信号に対し第１のディジタルフィルタを
用いてフィルタ処理を施し、前記下位ビット信号に対し
第２のディジタルフィルタを用いてフィルタ処理を施
し、前記第１のディジタルフィルタと前記第２のディジ
タルフィルタの出力を合成処理してＭビットのディジタ
ル信号を出力することを特徴とするディジタル信号処理
方法。
【請求項２】Ｎビットのディジタル信号は少なくとも２
ビットであることを特徴とする請求項１記載のディジタ
ル信号処理方法。
【請求項３】分割処理は、Ｎビットのディジタル信号を
上位ビット信号Ｎ１と下位ビット信号Ｎ２に分割し、前
記上位ビット信号Ｎ１を第１のディジタルフィルタの入
力信号のビット数に応じて前記上位ビット信号Ｎ１の下
位ビットをビット拡張し、このビット拡張されたデータ
は常に０にして上位ビット信号とし、前記下位ビット信
号Ｎ２を第２のディジタルフィルタの入力信号のビット
数に応じて前記下位ビット信号Ｎ２の下位ビットと少な
くとも上位１ビットをビット拡張し、少なくとも上位１
ビット拡張したデータを常に０とし、かつ下位ビットを
ビット拡張したデータを常に０にして下位ビット信号と
することを特徴とする請求項１記載のディジタル信号処
理方法。
【請求項４】合成処理は、第１のディジタルフィルタの
出力と第２のディジタルフィルタの出力を相対的にビッ
トシフトした後に加算し、前記加算した信号の上位から
（Ｍ＋１）ビット目に１を加算した後、上位Ｍビットを
出力することを特徴とする請求項１記載のディジタル信
号処理方法。
【請求項５】Ｎビットのディジタル信号を少なくとも上
位ビット信号と下位ビット信号との２つに分割するビッ
ト分割回路と、前記上位ビット信号を入力する第１のフ
ィルタ回路と、前記下位ビット信号を入力する第２のフ
ィルタ回路と、前記第１のフィルタ回路と前記第２のフ
ィルタ回路の出力を合成し、Ｍビットの信号を出力する
合成回路とを具備することを特徴とするディジタルフィ
ルタ。
【請求項６】Ｎビットのディジタル信号は少なくとも２
ビットであることを特徴とする請求項５記載のディジタ
ルフィルタ。
【請求項７】ビット分割回路は、Ｎビットのディジタル
信号を上位ビット信号Ｎ１と下位ビット信号Ｎ２に分割
する分割回路と、前記上位ビット信号Ｎ１を第１のフィ
ルタ回路の入力信号のビット数に応じて前記上位ビット
信号の下位ビットをビット拡張し、このビット拡張した
データを常に０にした信号を上位ビット信号として出力
する上位ビット処理回路と、前記下位ビット信号Ｎ２を
第２のフィルタ回路の入力のビット数に応じて前記下位
ビット信号の下位ビットと少なくとも上位１ビットをビ
ット拡張し、少なくとも上位１ビット拡張したデータを
常に０とし、かつ下位ビットをビット拡張したデータを
常に０にした信号を下位ビット信号として出力する下位
ビット処理回路を具備することを特徴とする請求項５記
載のディジタルフィルタ。
【請求項８】合成回路は、第１のフィルタ回路の出力と
第２のフィルタ回路の出力を相対的にビットシフトする
ビットシフト回路と、前記第１のフィルタ回路の出力と
前記ビットシフト回路の出力とを加算し、前記加算した
信号の上位から（Ｍ＋１）ビット目にさらに１を加算す
る加算器と、前記加算器の出力から上位Ｍビットを選択
する選択回路を具備することを特徴とする請求項５記載
のディジタルフィルタ。