JPS6096014A - トランスバ−サルフイルタ - Google Patents
トランスバ−サルフイルタInfo
- Publication number
- JPS6096014A JPS6096014A JP20266683A JP20266683A JPS6096014A JP S6096014 A JPS6096014 A JP S6096014A JP 20266683 A JP20266683 A JP 20266683A JP 20266683 A JP20266683 A JP 20266683A JP S6096014 A JPS6096014 A JP S6096014A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- output
- bit
- tap
- full adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0607—Non-recursive filters comprising a ROM addressed by the input data signals
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はディジタル信号のスペクトル整形を行うフィル
タの回路構成法に関するものである。
タの回路構成法に関するものである。
（背景技術）
従来、バイナリ−トランスバーサルフィルタのタンプ重
み付けは図１２図２のようなＲＯＭ’Ｃ読み出し専用メ
モリ）等のメモリ回路を用いておシ高速領域で動作する
場合、ＲＯＡ４は消費′成力が犬きく、他のディジタル
部分（シフトレジスタ等）と同一チップで構成すること
が困難なため全体の構成が犬きく、シかも消費電力が大
きいという問題点を有していた。
み付けは図１２図２のようなＲＯＭ’Ｃ読み出し専用メ
モリ）等のメモリ回路を用いておシ高速領域で動作する
場合、ＲＯＡ４は消費′成力が犬きく、他のディジタル
部分（シフトレジスタ等）と同一チップで構成すること
が困難なため全体の構成が犬きく、シかも消費電力が大
きいという問題点を有していた。
（発明の課題）
本発明は以上の欠点を解決するため、タップ重み付けに
−ＲＯＭを用いず、全加算器等の論理素子だけを用いて
小形化および低消費電力化を可能にするトランスバーサ
ルフィルタの回路構成法を提供するものである。
−ＲＯＭを用いず、全加算器等の論理素子だけを用いて
小形化および低消費電力化を可能にするトランスバーサ
ルフィルタの回路構成法を提供するものである。
（発明の構成および作用）
本発明の詳細な説明するために、−例として、３２ タ
ップのシフトレジスタで谷タップの精度が８ビツトであ
るバイナリ−トランスバーサルフィルタについて考える
。これ以外のビット数についても、シフトレジスタの桁
数等の変更にょシ容易に実施可能である。特許請求の範
囲３のタップ重み回路の実施例として、２値のシフトレ
ジスタ出力に対し８ビツトのタップ重み精度を有し、シ
フトレジスタ出力が” １ ”のときのタップ係数がの
場合を論理回路を用いて構成する例を図３および図４に
示す。図３の場合、論理数は極めて少なくてすむが一度
設計してしまえば変更することができない。図４の場合
タップ係数を力えるため８ビツトのシフトレジスタを２
系列用いており、電源投入時に外部からタップ係数に相
当するデータを入力しシフトレジスタに記憶する。この
場合、論理数は多く必要とするが、タップ係数の変更に
容易に対処できる。
ップのシフトレジスタで谷タップの精度が８ビツトであ
るバイナリ−トランスバーサルフィルタについて考える
。これ以外のビット数についても、シフトレジスタの桁
数等の変更にょシ容易に実施可能である。特許請求の範
囲３のタップ重み回路の実施例として、２値のシフトレ
ジスタ出力に対し８ビツトのタップ重み精度を有し、シ
フトレジスタ出力が” １ ”のときのタップ係数がの
場合を論理回路を用いて構成する例を図３および図４に
示す。図３の場合、論理数は極めて少なくてすむが一度
設計してしまえば変更することができない。図４の場合
タップ係数を力えるため８ビツトのシフトレジスタを２
系列用いており、電源投入時に外部からタップ係数に相
当するデータを入力しシフトレジスタに記憶する。この
場合、論理数は多く必要とするが、タップ係数の変更に
容易に対処できる。
特許請求の範囲（１）の具体的な実施例を図５に示す。
３２段のシフトレジスタはクロック速度の４倍で駆動さ
れ、３２タツプの各シフトレジスタ出力に前述の図３ま
だは図４のようなタップ係数回路（Ｔ、〜Ｔ３２）を通
し、１６個の８ビツト全加算器（８ＦＡ〜１〜８ＦＡ〜
１６）によ９２組づつ加算しその出力に対し８個の９ビ
ツト全加典器（９ＦＡ〜１〜９ＦＡ〜８）により２組づ
つトーナメント方式で加算し順次全加算回路を通し最終
的に１３ ビットの全加算器１３ＦＡを通した信号は１
４ビツトのディジタル信号となシその信号にＤ／Ａ変換
器（７）を通し、低域通過フィルタ（８）を通すことに
より所望の波形を得ることができる。
れ、３２タツプの各シフトレジスタ出力に前述の図３ま
だは図４のようなタップ係数回路（Ｔ、〜Ｔ３２）を通
し、１６個の８ビツト全加算器（８ＦＡ〜１〜８ＦＡ〜
１６）によ９２組づつ加算しその出力に対し８個の９ビ
ツト全加典器（９ＦＡ〜１〜９ＦＡ〜８）により２組づ
つトーナメント方式で加算し順次全加算回路を通し最終
的に１３ ビットの全加算器１３ＦＡを通した信号は１
４ビツトのディジタル信号となシその信号にＤ／Ａ変換
器（７）を通し、低域通過フィルタ（８）を通すことに
より所望の波形を得ることができる。
特許請求の範囲（２）の具体的な実施例を図６に示す。
周辺回路の動作速度がデータの符号速度と同等であり、
π／２ずつ位相の異なる４系列の各系列について、８段
のシフトレジスタの各出力に図３または図４のようなタ
ップ係数回路を通し４個の８ビツト全加算器により２組
づつ加算しさらに２個の９ビツト全加算器によシ加算し
最後に１０ビツト全加算器で加算した後、１１ビツトＤ
／Ａ変換器によシアナログ波形に変換し、π／２相づつ
位相の異なるアナログ加算器で加算し、低域通過フィル
タを通すことにより所望の波形を得ることができる。
π／２ずつ位相の異なる４系列の各系列について、８段
のシフトレジスタの各出力に図３または図４のようなタ
ップ係数回路を通し４個の８ビツト全加算器により２組
づつ加算しさらに２個の９ビツト全加算器によシ加算し
最後に１０ビツト全加算器で加算した後、１１ビツトＤ
／Ａ変換器によシアナログ波形に変換し、π／２相づつ
位相の異なるアナログ加算器で加算し、低域通過フィル
タを通すことにより所望の波形を得ることができる。
（発明の効果）
以上説明したように従来のタップ重み制御にＲＯＡＩを
用いる構成からディジタル部分をすべて論理素子を用い
る構成とすることによ’りＲＯＭが不要となシディジタ
ル部分を１チツプ化することが可能となるだめ、トラン
スバーサルフィルタの小形化、低消費電力化に適した構
成である。
用いる構成からディジタル部分をすべて論理素子を用い
る構成とすることによ’りＲＯＭが不要となシディジタ
ル部分を１チツプ化することが可能となるだめ、トラン
スバーサルフィルタの小形化、低消費電力化に適した構
成である。
第１図、第２図は従来のバイナリ−トランスバーサルフ
ィルタの構成図、 第３図（α）及び（ｂ）、及び第４図はタップ係数回路
の具体例、 第５図は特許請求の範囲１の具体的な実施例、第６図は
特許請求の範囲２の具体的な実施例である。 １・・・クロック信号入力端子、２・・・データ信号入
力端子３・・・アナログ信号出力端子、４・・・シフト
レジスタ５・・・タップ係数回路、６・・・全加算器７
・・・Ｄ／Ａ変換器、８・・・低域通過フィルタ９・・
・アナログ加算器、 １０・・・π／２移相器特許出願
人 日本電信電話公社 特許出願代理人 弁理士 山 本 恵 − 第２図 第４図
ィルタの構成図、 第３図（α）及び（ｂ）、及び第４図はタップ係数回路
の具体例、 第５図は特許請求の範囲１の具体的な実施例、第６図は
特許請求の範囲２の具体的な実施例である。 １・・・クロック信号入力端子、２・・・データ信号入
力端子３・・・アナログ信号出力端子、４・・・シフト
レジスタ５・・・タップ係数回路、６・・・全加算器７
・・・Ｄ／Ａ変換器、８・・・低域通過フィルタ９・・
・アナログ加算器、 １０・・・π／２移相器特許出願
人 日本電信電話公社 特許出願代理人 弁理士 山 本 恵 − 第２図 第４図
Claims (4)
- （１）入力データのクロック周波数ｌ／ＴのＮ（２以上
の整数）倍で駆動されるＭタップのシフトレジスタと、
２値の各シフトレジスタ出力に対しにビットのタップ重
み回路と、各にビットのディジクル信号Ｍｍを加算する
全加算器と全加算器出力相当の入カビノドを有するＤ／
Ａ （Ｄｉｇｉｔａｌｔｏ Ａｎａｌｏｇ ）変換器及
び低域通過フィルタを具備することを特徴とするトラン
スバーサルフィルタ。 - （２）前記にビットのタップ重み回路が論理素子のみに
より構成され、前記シフトレジスタの出力を入力とする
ことを特徴とする特許請求の範囲第１項６Ｕ２ 載のト
ランスバーザルフィルり。 - （３）入力データと同じ周波数で駆動されυ／Ｉ／Ｎ（
整数）タップのシフトレジスタと、２値の各シフトレジ
スタ出力に対し、Ｋビットのタップ重み回路と、各にビ
ットのディジタル信号Ａ４’／Ｎ 組ヲ加算する全加算
器と、全加算器相当の入カビノドを有するＤ／Ａ変換器
を１グループとする回路Ｎグループとシフトレジスタを
駆動するクロック周波数の２π／Ｎ ラジアンだけシフ
トする移相器（＃−ｉ）個とＮ個のＤ／Ａ変換器出力を
加算する加算回路及び低域通過フィルタを具備したこと
を特徴とするトランスバーサルフィルタ。 - （４）前記にビットのタップ重み回路が論理菓子の−み
によシ構成され、前記シフトレジスタの出力を入力とす
ることを特徴とする特許請求の範囲第３項記載のトラン
スバーサルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20266683A JPS6096014A (ja) | 1983-10-31 | 1983-10-31 | トランスバ−サルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20266683A JPS6096014A (ja) | 1983-10-31 | 1983-10-31 | トランスバ−サルフイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6096014A true JPS6096014A (ja) | 1985-05-29 |
Family
ID=16461133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20266683A Pending JPS6096014A (ja) | 1983-10-31 | 1983-10-31 | トランスバ−サルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6096014A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247213A (ja) * | 1985-08-26 | 1987-02-28 | Sony Corp | デジタル・アナログ変換回路 |
| JPS6247214A (ja) * | 1985-08-26 | 1987-02-28 | Sony Corp | デジタル・アナログ変換回路 |
| JPH03242025A (ja) * | 1989-10-04 | 1991-10-29 | American Teleph & Telegr Co <Att> | ディジタル―アナログ変換回路とその方法、ならびに、フィルタのタップの数とタップウェイト係数とを決定する方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5278331A (en) * | 1975-12-25 | 1977-07-01 | Fujitsu Ltd | Full adder |
| JPS56104515A (en) * | 1980-01-24 | 1981-08-20 | Toshiba Corp | Automatic equalizer |
-
1983
- 1983-10-31 JP JP20266683A patent/JPS6096014A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5278331A (en) * | 1975-12-25 | 1977-07-01 | Fujitsu Ltd | Full adder |
| JPS56104515A (en) * | 1980-01-24 | 1981-08-20 | Toshiba Corp | Automatic equalizer |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247213A (ja) * | 1985-08-26 | 1987-02-28 | Sony Corp | デジタル・アナログ変換回路 |
| JPS6247214A (ja) * | 1985-08-26 | 1987-02-28 | Sony Corp | デジタル・アナログ変換回路 |
| JPH03242025A (ja) * | 1989-10-04 | 1991-10-29 | American Teleph & Telegr Co <Att> | ディジタル―アナログ変換回路とその方法、ならびに、フィルタのタップの数とタップウェイト係数とを決定する方法 |
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