JPH06216712A

JPH06216712A - ディジタルフィルタ

Info

Publication number: JPH06216712A
Application number: JP5007258A
Authority: JP
Inventors: Hideyo Uehata; 秀世上畠; Bauzaa Tatsudo; バウザータッド; Teiji Kageyama; 定司影山; Kenichiro Hayashi; 健一郎林; Yoshio Yasumoto; 吉雄安本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-01-20
Filing date: 1993-01-20
Publication date: 1994-08-05

Abstract

(57)【要約】【構成】Ｎビットの係数データをＨビット（ただし、
Ｈ＜Ｎ）の係数データとＬビット（ただし、Ｌ＜Ｎ）の
係数データとの２つに分割する係数ビット分割回路１
と、前記Ｈビットの係数データと入力ディジタルデータ
とを入力する第１のディジタルフィルタ２と、前記Ｌビ
ットの係数データと前記入力ディジタルデータとを入力
する第２のディジタルフィルタ３と、前記第１のディジ
タルフィルタと前記第２のディジタルフィルタの出力を
合成し、Ｍビットのデータを出力する合成回路４とを具
備する。【効果】従来のディジタルフィルタを用いながら、こ
のディジタルフィルタが保有する固有の係数ビット数を
実質的に増大させて高性能なディジタルフィルタを構成
することが可能となり、かつ低価格で実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル信号から、不
要な信号成分を除去したり、デジタル信号の周波数特性
および位相特性を補正する、デジタル信号処理方法およ
びデジタルフィルタに関するものである。

【０００２】

【従来の技術】従来、ディジタル信号処理において、入
力信号から不要な信号を除去したり、入力信号自身の周
波数特性や位相特性を補正するために、デジタルフィル
タが用いられている。ディジタルフィルタは、アナログ
フィルタとは異なり、素子偏差、経年変化、温度特性等
の問題がない。また、ＩＣ（Integrated Circuit）化が
容易であることから、さまざまな分野で利用されてい
る。

【０００３】例えば、ディジタルフィルタはテレビジョ
ン信号のゴースト除去回路のトランスバーサルフィルタ
に用いられている。ゴースト除去回路のトランスバーサ
ルフィルタは、一般に入力信号が８ビットのディジタル
フィルタをＩＣ化したものを複数個用いて実現してい
る。

【０００４】以下、ディジタルフィルタの従来例につい
て図面を参照しながら説明する。図１０は、従来のディ
ジタルフィルタの構成を示すブロック図である。１００
はディジタルフィルタ、１０１，１０２，１０３，１０
４は遅延素子、１０５，１０６，１０７，１０８は乗算
回路、１０９，１１０，１１１，１１２は丸め回路、１
１３は加算器である。ここでディジタルフィルタの動作
を説明するために、アナログ信号をディジタル信号に変
換するサンプリング周波数を例えば１４．３ＭＨｚ（各
サンプリング間隔は約７０ナノ秒）とする。また、ディ
ジタルフィルタ１００の内部の信号処理はすべて正の
数、負の数両方を処理するために２の補数形式で処理す
る。

【０００５】ディジタルフィルタ１００は、例えば８ビ
ットのディジタル信号と１０ビットの係数データを入力
し、１８ビットのディジタル信号を出力する。遅延素子
１０１，１０２，１０３，１０４は各々８ビットのディ
ジタル信号を１サンプル期間（約７０ナノ秒）だけ遅延
し，各々乗算回路１０５，１０６，１０７，１０８へ出
力する。乗算回路１０５，１０６，１０７，１０８には
あらかじめ係数データを設定しておく。例えば乗算回路
１０５に係数を設定する場合、ディジタルフィルタ１０
０の外部より係数アドレスＡ０と係数データＣ０を入力
する。この時、乗算回路１０５のアドレスがＡ０と一致
し、乗算回路１０５だけ係数データＣ０を保持する。乗
算回路１０５は入力信号と、前記保持している係数デー
タＣ０とを乗じた１７ビットの信号を出力する。同様
に、乗算回路１０６，１０７，１０８は遅延素子１０
１，１０２，１０４の出力と、係数データＣ１，Ｃ２，
Ｃ３とを乗じた信号を出力する。

【０００６】係数アドレスは乗算回路の数が例えば６４
個の場合は、６ビット必要である。乗算回路１０５の出
力は丸め回路１０９で図１１に示す方法で丸められる。
乗算器１０５の出力信号 b16からb0のうちb4が“１”の
時はb5に“１”を加算し、 b16からb5までの１２ビット
Out11〜Out0を出力する。同様に丸め回路１１０，１１
１，１１２は１２ビットの信号を出力する。

【０００７】加算器１１３は丸め回路１０９，１１０，
１１１，１１２からの１２ビットの出力信号を加算し、
１８ビットの加算結果を出力する。通常、２の補数形式
の信号処理の場合、８ビットの信号と１０ビットの信号
を乗算した結果は、１７ビットとなる。乗算回路の数が
６４個の場合、各乗算回路の出力を丸めずに加算する
と、出力結果は２３ビットとなる。しかし、実際には、
ＩＣ化するために出力結果を丸めて出力ビット数を制限
している。最近市販されているデジタルフィルタも何ら
かの丸め処理を行い出力ビット数を制限している。ま
た、上述した従来例のディジタルフィルタ内の乗算回路
の個数は６４個であるが、使用する用途により、乗算回
路が４，１６，１２８個など様々な個数のディジタルフ
ィルタが市販されている。テレビジョン信号のゴースト
除去回路では上述したディジタルフィルタを７〜１０個
程度使用している。一般に、ディジタルフィルタは用途
に応じて複数個使用して、所望の機能を実現している。

【０００８】

【発明が解決しようとする課題】近年、半導体技術の急
速な発展によって、高集積、低価格のＩＣが市販される
ようになってきた。従来例で説明したディジタルフィル
タも例外ではなく、研究開発用から民生用へと展開でき
る程、低価格になってきている。例えば、テレビジョン
信号のゴースト除去回路においては、従来例で説明した
８ビットのディジタルフィルタを７〜１０個程度使用し
て低価格を実現している。しかしながら、テレビジョン
信号処理回路に適用した場合には、性能面において、ゴ
ーストを十分に除去できない場合がある。

【０００９】このような問題を解決するには、ディジタ
ルフィルタの係数ビット数を多くすればよい。しかしな
がら、現在、市販されている８ビットのディジタルフィ
ルタの係数ビット数は、その多くは８〜１０ビットであ
る。従って、ディジタルフィルタの係数ビット数を多く
するためには、新しく、係数ビット数の多いディジタル
フィルタをＩＣ化する必要があり、この結果、係数ビッ
ト数の多いディジタルフィルタを使用した民生用機器は
極めて高価格になるという問題点があった。

【００１０】本発明は、このような問題点を解決するた
めになされたものであり、従来より市販されているディ
ジタルフィルタを少なくとも２個使用し、実質的に係数
ビット数が増大したディジタルフィルタを提供すること
を目的とする。

【００１１】

【課題を解決するための手段】本発明は上記目的を達成
するために、Ｎビットの係数データをＨビット（ただ
し、Ｈ＜Ｎ）の係数データとＬビット（ただし、Ｌ＜
Ｎ）の係数データとの２つに分割する係数ビット分割回
路と、前記Ｈビットの係数データと入力ディジタルデー
タとを入力する第１のディジタルフィルタと、前記Ｌビ
ットの係数データと前記入力ディジタルデータとを入力
する第２のディジタルフィルタと、前記第１のディジタ
ルフィルタと前記第２のディジタルフィルタの出力を合
成し、Ｍビットのデータを出力する合成回路とを具備す
ることを特徴とするディジタルフィルタである。

【００１２】

【作用】係数のビット数をＮビットとすると、Ｎビット
より少ない係数ビットを入力とするディジタルフィルタ
を少なくとも２個用いて、Ｎビットの係数を入力とする
ディジタルフィルタを実質的に構成することにより、高
性能なディジタルフィルタを低価格で実現できる。

【００１３】

【実施例】以下、本発明の一実施例におけるディジタル
フィルタについて図面を参照しながら説明する。

【００１４】図１は本実施例のディジタルフィルタのブ
ロック図である。図１において、１は係数ビット分割回
路、２は第１のディジタルフィルタ、３は第２のディジ
タルフィルタ、４は合成回路である。ここで説明をわか
りやすくするために、Ｎが１２の場合、つまり係数デー
タ入力が１２ビットのディジタルフィルタを、係数デー
タ入力が１０ビットのディジタルフィルタ２、３の２個
で実現した場合について説明する。ただし、ディジタル
フィルタの信号データ入力は８ビットとする。

【００１５】まず、係数ビット分割回路１には１２ビッ
トの係数データが入力される。係数ビット分割回路１は
第１および第２のディジタルフィルタ２、３の出力の丸
め誤差が最小になるようにＮビットの係数データをＨビ
ットとＬビットに分割する。ここで、係数ビット分割回
路１の内部構成を図２で示す。１は係数ビット分割回
路、１１は分割回路、１２はＨビット処理回路、１３は
Ｌビット処理回路である。ここでＬビットの最上位ビッ
トは常に“０”になるようにする。分割回路１１はＮビ
ットの係数をＮ1ビットとＮ2ビットに分割して出力す
る。

【００１６】本実施例においては、分割回路１１への係
数データ入力が１２ビットの場合、例えば、図３に示す
ようにＮ1およびＮ2ビットに分割する。例えばＮビット
の係数ビット列を、c11,c10,c9,c8,c7,c6,c5,c4,c3,c2,
c1,c0 とすると、Ｎ1ビットはc11,c10,c9,0,0,0,0,0,0,
0,0,0、Ｎ2ビットは0,0,0,c8,c7,c6,c5,c4,c3,c2,c1,c0
とする。なお、c11からc0においてc11を上位ビットとす
る。次に、Ｈビット処理回路１２はＮ１ビットの上位１
０ビットをＨビットとして出力する。またＬビット処理
回路１３はＮ２ビットの下位１０ビットをＬビットとし
て出力する。ここでＬビットの最上位ビットは常に
“０”になるようにする。

【００１７】第１および第２のディジタルフィルタ２、
３の内部構成は、図６に示される通りである。１００は
ディジタルフィルタ、１０１，１０２，１０３，１０４
は遅延素子、１０５，１０６，１０７，１０８は乗算回
路、１０９，１１０，１１１，１１２は丸め回路、１１
３は加算器である。ここでディジタルフィルタの動作を
説明するために、アナログ信号をディジタル信号に変換
するサンプリング周波数を例えば１４．３ＭＨｚ（各サ
ンプリング間隔は約７０ナノ秒）とする。また、ディジ
タルフィルタ１００の内部の信号処理はすべて正の数、
負の数両方を処理するために２の補数形式で処理する。

【００１８】ディジタルフィルタ１００は８ビットのデ
ィジタル信号と１０ビットの係数を入力し、１８ビット
のディジタル信号を出力する。遅延素子１０１，１０
２，１０３，１０４は８ビットのディジタル信号を１サ
ンプル期間（約７０ナノ秒）だけ遅延し，乗算回路１０
５，１０６，１０７，１０８へ出力する。乗算回路１０
５，１０６，１０７，１０８にはあらかじめ係数を設定
しておく。例えば乗算回路１０５に係数を設定する場
合、ディジタルフィルタ１００の外部より係数アドレス
Ａ０と係数Ｃ０を入力する。この時、乗算回路１０５の
アドレスがＡ０と一致し、乗算回路１０５だけ係数Ｃ０
を保持する。乗算回路１０５は入力信号と、前記保持し
ている係数データＣ０とを乗じた１７ビットの信号を出
力する。同様に、乗算回路１０６，１０７，１０８は遅
延素子１０１，１０２，１０４の出力と、係数データＣ
１，Ｃ２，Ｃ３とを乗じ、１７ビットの信号を出力す
る。

【００１９】係数アドレスは、乗算回路の数が６４個の
場合は６ビット必要である。乗算回路１０５の出力は丸
め回路１０９により図７に示す方法で丸める。乗算器１
０５の出力信号 b16 〜 b0 のうち b4 が“１”の時は
b5 に“１”を加算し、 b16〜 b5 までの１２ビット Ou
t11 〜 Out0 を出力する。同様に丸め回路１１０，１１
１，１１２は１２ビットの信号を出力する。加算器１１
３は丸め回路１０９，１１０，１１１，１１２からの１
２ビットの出力信号を加算し、１８ビットの加算結果を
出力する。第１のディジタルフィルタ２と同様にして、
第２のディジタルフィルタ３も１８ビットの信号を出力
する。

【００２０】合成回路４は第１のディジタルフィルタ２
の出力と第２のディジタルフィルタ３の出力を相対的に
ビットシフトした後に加算した信号を丸め処理し、８ビ
ットの信号を出力する。

【００２１】図８に合成回路４の内部構成のブロック図
を示す。図９に合成回路４の動作を示す。ビットシフト
回路２１は図９に示すような処理を行い、第１のディジ
タルフィルタ２の出力ビット列 U17 から U0 と第２の
ディジタルフィルタ３の出力ビット列 L17 から L0 を
相対的にビットシフトする。加算器２２は、第１のディ
ジタルフィルタ２の出力と、ビットシフト回路２１の出
力とを加算し、さらに図９に示す U1 および L3 のビッ
ト位置に“１”を加算する。選択回路２３は図９に示す
ように加算器２２の出力のうち m15 から m0 を選択し
出力する。

【００２２】以上のようにして係数ビットが１２ビット
のディジタルフィルタを構成する。また、本実施例のデ
ィジタルフィルタの入出力データを８ビットにしたいと
きは、図９に示すようにディジタルフィルタの利得が必
ず１以下の条件のとき、選択回路２３で、 m1 を丸めた
後、ビット列 m9 から m2 の８ビットを選択すれば良
い。

【００２３】係数ビット分割回路１の最適な係数ビット
分割方法は、第１および第２のディジタルフィルタ２、
３の丸め回路１０９、１１０、１１１、１１２の丸める
ビット数に依存している。例えば、丸め回路１０９、１
１０、１１１、１１２は１７ビットの信号の下位５ビッ
トを丸めて１２ビットに制限している。したがって、第
１のディジタルフィルタ２および第２のディジタルフィ
ルタ３は丸め誤差を含んでいる。しかし、分割回路１１
により、図３に示すようにビット分割すれば、第１のデ
ィジタルフィルタ２の出力には丸め誤差を含まない。例
えば、係数ビット列Ｎビットが００１００００００００
１（１０進数で５１３）のとき、Ｎ1ビットは００１０
００００００（１０進数で５１２）、Ｎ2ビットは００
０００００００１（１０進数で１）となる。さらに、Ｈ
ビットは００１０００００００（１０進数で１２８）、
Ｌビットは０００００００００１（１０進数で１）とな
る。このＨビットにどんな係数を乗算しても乗算結果の
下位５ビットは常に“０”となり、丸め誤差を含まな
い。よって、第２のディジタルフィルタ３の出力のみ丸
め誤差を含むことになり、Ｎビットのディジタルフィル
タの丸めによる誤差を最小にすることができる。

【００２４】また、図３に示すようにＮビットの入力信
号をＮ1ビットとＮ2ビットに分割することで、負極性の
入力信号もなんら問題なく処理できる。例えば、入力信
号ビット列Ｎビットが１１０１１１１１１１１１（１０
進数で−５１３）のとき、Ｎ1ビットは１１０００００
０００００（１０進数で−１０２４）、Ｎ2ビットは０
００１１１１１１１１１（１０進数で５１１）となる。
さらに、Ｈビットは１１００００００００（１０進数で
−２５６）、Ｌビットは０１１１１１１１１１（１０進
数で５１１）となる。このＨビットにどんな係数を乗算
しても乗算結果の下位５ビットは常に“０”となり、丸
め誤差を含まない。よって、第２のディジタルフィルタ
３の出力のみ丸め誤差を含むことになる。以上のように
して係数が１２ビットのディジタルフィルタを実現でき
る。

【００２５】なお、係数ビット分割回路１の係数ビット
分割方法は図３に示す方法に限るものではない。また、
本実施例のディジタルフィルタにおいて、第１および第
２のディジタルフィルタ２、３の入力信号のビット数が
８、係数データが１０ビット、丸め回路１０９、１１
０、１１１、１１２の出力が１２ビットに丸められる場
合には、係数ビット分割回路１の係数ビット分割方法は
図４に示す方法により、図３に示す係数ビット分割方法
より丸め誤差が少ない、係数が１２ビットのディジタル
フィルタを実現できる。

【００２６】さらに、本実施例のディジタルフィルタに
おいて、第１および第２のディジタルフィルタ２、３の
入力信号のビット数が８、係数が１０ビット、丸め回路
１０９、１１０、１１１、１１２の出力が１４ビットに
丸められる場合には、係数ビット分割回路１の係数ビッ
ト分割方法は図５に示す方法により、丸め誤差が少な
い、係数が１２ビットのディジタルフィルタを実現でき
る。

【００２７】さらに、本実施例のディジタルフィルタに
おいて、第１および第２のディジタルフィルタ２、３の
入力信号のビット数が８、係数が１０、丸め回路１０
９、１１０、１１１、１１２の出力が１２ビットに丸め
られる場合、係数ビット分割回路１の係数ビット分割方
法は図６に示す方法により、丸め誤差が少ない、係数が
１３ビットのディジタルフィルタを実現できる。

【００２８】また、本実施例のディジタルフィルタにお
いて、係数ビット分割回路１の係数ビット分割方法は図
７に示す方法でも良い。図７に示すビット分割方法を用
いれば、例えば第１のディジタルフィルタ２には入力信
号のビット数が８、係数が１０ビット、丸め回路１０
９、１１０、１１１、１１２の出力が１２ビットに丸め
られるディジタルフィルタを用いて、第２のディジタル
フィルタには入力信号のビット数が４、係数が１０ビッ
ト、丸め回路１０９、１１０、１１１、１１２の出力が
１２ビットに丸められるディジタルフィルタを用いて、
係数のビット数の多いディジタルフィルタを構成するこ
ともできる。

【００２９】本実施例においては、係数ビット分割回路
１に入力される係数データを２つに分割した例を説明し
たが、上位、中間、下位ビットの３つに分割してもよ
い。この場合、入力ビットより少ない係数入力のディジ
タルフィルタ３個を用いて、上記した本実施例と同様な
信号処理を行うことで、丸め誤差の少ない係数入力ビッ
トのディジタルフィルタを実現できる。

【００３０】なお、係数ビット分割方法は図３、図４、
図５、図６、図７に示す方法に限るものではない。つま
り、所望する係数ビットをもつディジタルフィルタを実
現するためには丸め誤差が最小になるように係数ビット
を分割すればよい。

【００３１】また、本発明のディジタルフィルタにおい
ては、加算器２２のビット数を節約するために、第１の
ディジタルフィルタ２の出力とビットシフト回路２１の
出力をあらかじめビット数を制限した後に加算器２２に
入力しても良い。さらに、係数入力がＮビットより少な
いディジタルフィルタを複数個使用しているが、この係
数入力がＮビットより少ないディジタルフィルタの内部
構成は図１０に示す構成に限るものではない。

【００３２】以上の説明から明らかなように、本発明は
所望する係数ビットをもつディジタルフィルタを、所望
する係数ビット数より少ない係数ビット数のディジタル
フィルタを複数個使用して構成することが可能となる。

【００３３】以下、本発明の他の実施例におけるディジ
タルフィルタについて図面を参照しながら説明する。

【００３４】図１２は本発明の他の実施例におけるディ
ジタルフィルタのブロック図である。図１２において、
３１は信号ビット分割回路、３２は係数ビット分割回
路、３３は第１のディジタルフィルタ、３４は第２のデ
ィジタルフィルタ、３５は第３のディジタルフィルタ、
３６は第４のディジタルフィルタ、３７は合成回路であ
る。ここで説明をわかりやすくするために、Ｎが１２の
場合、つまり係数ビット分割回路３２へ入力される係数
入力が１２ビットのディジタルフィルタを、係数入力が
１０ビットのディジタルフィルタ４個で実現した場合に
ついて説明する。また、ディジタルフィルタの信号デー
タ入力は１０ビットとする。

【００３５】まず、係数ビット分割回路３２には１２ビ
ットの係数データが入力される。係数ビット分割回路３
２は第１、第２、第３、第４のディジタルフィルタ３
３、３４、３５、３６の出力の丸め誤差が最小になるよ
うにＮビット（本実施例では１２ビット）の係数をＮH
ビットとＮLビットに分割する。係数ビット分割回路３
２の内部構成を図１３に示す。また、図１６（ｂ）に係
数ビット分割回路３２の入出力データの一例を示す。

【００３６】図１３において、４１は分割回路、４２は
Ｈビット処理回路、４３はＬビット処理回路である。こ
こで、Ｌビット処理回路４３から出力されるＮLビット
の最上位ビットは図１６（ｂ）に示すように常に“０”
になるようにする。分割回路４１はＮビットの係数デー
タをＮ1ビットとＮ2ビットに分割する。Ｎビットが１２
ビットの場合の本実施例においては、上位５ビットと下
位７ビットに分割する。

【００３７】Ｈビット処理回路４２は、Ｎ1ビットに相
当する上位５ビットの下に、５ビットの“０”を挿入し
た１０ビットデータをＮHビットとして出力する。ま
た、Ｌビット処理回路４３はＮ2ビットに相当する下位
７ビットの上位１ビットに“０”を挿入し、下位２ビッ
トに“０”を挿入した１０ビットデータをＮLビットと
して出力する。ここで、ＮLビットの最上位ビットは常
に“０”になるようにする。

【００３８】また、信号ビット分割回路３１にはＫビッ
ト（本実施例においては１０ビット）の入力信号を入力
する。信号ビット分割回路３１は第１、第２、第３、第
４のディジタルフィルタ３３、３４、３５、３６の出力
の丸め誤差が最小になるようにＫビットの信号をＫHビ
ットとＫLビットに分割して出力する。ここで、信号ビ
ット分割回路３１の内部構成を図１４で示す。また、図
１６（ａ）に信号ビット分割回路３１の入出力データの
一例を示す。

【００３９】３１は信号ビット分割回路、４４は分割回
路、４５はＨビット処理回路、４６はＬビット処理回路
である。ここでＫLビットの最上位ビットは常に“０”
になるようにする。分割回路４４はＫビットの係数をＫ
１ビットとＫ２ビットに分割して出力する。Ｋビットが
１０ビットの場合の本実施例においては、上位３ビット
と下位７ビットに分割する。Ｈビット処理回路４５はＫ
１ビットに相当する上位３ビットの下位に５ビットの
“０”を挿入した８ビットのデータをＫHビットとして
出力する。また、Ｌビット処理回路４６はＮ２ビットに
相当する下位７ビットの上位１ビットに“０”を挿入し
た８ビットのデータをＫLビットとして出力する。ここ
でＫLビットの最上位ビットは常に“０”になるように
する。

【００４０】第１、第２、第３、第４のディジタルフィ
ルタ３３、３４、３５、３６の内部構成を図１０に示
す。１００はディジタルフィルタ、１０１，１０２，１
０３，１０４は遅延素子、１０５，１０６，１０７，１
０８は乗算回路、１０９，１１０，１１１，１１２は丸
め回路、１１３は加算器である。ここでディジタルフィ
ルタの動作を説明するために、アナログ信号をディジタ
ル信号に変換するサンプリング周波数を例えば１４．３
ＭＨｚ（各サンプリング間隔は約７０ナノ秒）とする。
また、ディジタルフィルタ１００の内部の信号処理はす
べて正の数、負の数両方を処理するために２の補数形式
で処理する。ディジタルフィルタ１００は例えば８ビッ
トのディジタル信号と１０ビットの係数を入力し、１８
ビットのディジタル信号を出力する。遅延素子１０１，
１０２，１０３，１０４は８ビットのディジタル信号を
１サンプル期間（約７０ナノ秒）だけ遅延し，乗算回路
１０５，１０６，１０７，１０８へ出力する。乗算回路
１０５，１０６，１０７，１０８にはあらかじめ係数を
設定しておく。例えば乗算回路１０５に係数を設定する
場合、ディジタルフィルタ１００の外部より係数アドレ
スＡ０と係数Ｃ０を入力する。この時、乗算回路１０５
のアドレスがＡ０と一致するので乗算回路１０５だけ係
数Ｃ０を保持する。乗算回路１０５は入力信号と保持し
ている係数データＣ０を乗じた信号を出力する。同じ
く、乗算回路１０６，１０７，１０８は遅延素子１０
１，１０２，１０４の出力と係数データＣ１，Ｃ２，Ｃ
３を乗じた信号を出力する。係数アドレスは乗算回路の
数が６４個の場合は、６ビット必要である。乗算回路１
０５の出力は丸め回路１０９で図７に示す方法で丸め
る。乗算器１０５の出力信号 b16からb0のb4が１の時は
b5に１を加算し、 b16からb5までの１２ビット Out11か
らOut0を出力する。同様に丸め回路１１０，１１１，１
１２は１２ビットの信号を出力する。加算器１１３は丸
め回路１０９，１１０，１１１，１１２からの１２ビッ
トの出力信号を加算し、１８ビットの加算結果DH1を出
力する。第１のディジタルフィルタ３３と同様にして、
第２、第３、第４のディジタルフィルタ３４、３５、３
６も１８ビットの信号 DH2,DH3,DH4 を出力する。合成
回路３７は第１、第２のディジタルフィルタ３３、３４
の出力と第３、第４のディジタルフィルタ３５、３６の
出力を相対的にビットシフトした後に加算した信号を丸
め処理し、１０ビットの信号を出力する。図１５に合成
回路３７の内部構成のブロック図を示す。図１７に合成
回路３７の動作を示す。ビットシフト回路５１、５２は
図１７に示すような処理を行い、第１、第２のディジタ
ルフィルタ３３、３４の出力ビット列と第３、第４のデ
ィジタルフィルタ３５、３６の出力ビット列を相対的に
ビットシフトする。加算器５３は第１、第２のディジタ
ルフィルタ３３、３４の出力と、ビットシフト回路５
１、５２の出力とを加算し、さらに図１７で示すビット
位置に“１”を加算する。選択回路５４は図１７に示す
ように加算器５３の出力から m15 から m0 を選択し出
力する。

【００４１】以上のようにして係数データが１２ビッ
ト、信号データ入力が１０ビットのディジタルフィルタ
を構成する。また、本発明のディジタルフィルタの入出
力データを１０ビットにしたいときは、図１７に示すよ
うにディジタルフィルタの利得が必ず１以下の条件のと
き、選択回路５４で、ビット列 m9 から m0 の１０ビッ
トを選択すれば良い。

【００４２】なお、信号ビット分割回路３１、係数ビッ
ト分割回路３２の最適なビット分割方法は第１、第２、
第３、第４のディジタルフィルタ３３、３４、３５、３
６の丸め回路１０９、１１０、１１１、１１２の丸める
ビット数に依存している。したがって、ビット分割方法
は図１６で示した方法に限るものではない。

【００４３】以上説明したように、本実施例のディジタ
ルフィルタによれば、所望する入力信号ビット数と係数
ビット数をもつディジタルフィルタを、所望する入力信
号ビット数より少ないビット数で、さらに所望する係数
ビット数より少ない係数ビット数のディジタルフィルタ
を複数個使用して、構成することができる。

【００４４】

【発明の効果】以上の説明より明らかなように、本発明
のディジタルフィルタは、Ｎビットの係数データをＨビ
ット（ただし、Ｈ＜Ｎ）の係数データとＬビット（ただ
し、Ｌ＜Ｎ）の係数データとの２つに分割する係数ビッ
ト分割回路と、前記Ｈビットの係数データと入力ディジ
タルデータとを入力する第１のディジタルフィルタと、
前記Ｌビットの係数データと前記入力ディジタルデータ
とを入力する第２のディジタルフィルタと、前記第１の
ディジタルフィルタと前記第２のディジタルフィルタの
出力を合成し、Ｍビットのデータを出力する合成回路と
を具備することにより、従来のディジタルフィルタを用
いながら、このディジタルフィルタが保有する固有の係
数ビット数を実質的に増大させて高性能なディジタルフ
ィルタを構成することが可能となり、かつ低価格で実現
できる。

【００４５】また、Ｎビットの係数データをＮHビット
（ただし、ＮH＜Ｎ）の係数データとＮLビット（ただ
し、ＮL＜Ｎ）の係数データとの２つに分割する係数ビ
ット分割回路と、Ｋビットの入力ディジタルデータをＮ
Hビット（ただし、ＮH＜Ｋ）のデータとＮLビット（た
だし、ＮL＜Ｋ）のデータとに分割する信号ビット分割
回路と、前記ＮHビットの係数データと前記ＫHビットの
ディジタルデータを入力する第１のディジタルフィルタ
と、前記ＮLビットの係数データと前記ＫHビットのディ
ジタルデータを入力する第２のディジタルフィルタと、
前記ＮHビットの係数データと前記ＫLビットのディジタ
ルデータを入力する第３のディジタルフィルタと、前記
ＮLビットの係数データと前記ＫLビットのディジタルデ
ータを入力する第４のディジタルフィルタと、前記第１
のディジタルフィルタと前記第２のディジタルフィルタ
と前記第３のディジタルフィルタと前記第４のディジタ
ルフィルタの出力を合成し、Ｍビットの信号を出力する
合成回路を具備してディジタルフィルタを構成すること
により、従来のディジタルフィルタを用いながら、この
ディジタルフィルタが保有する固有の入力データビット
数および係数ビット数を実質的に増大させて高性能なデ
ィジタルフィルタを構成することが可能となり、かつ低
価格で実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるディジタルフィルタ
の構成を示すブロック図

【図２】本発明に係る係数ビット分割回路の一構成例を
示すブロック図

【図３】本発明の係数ビット分割回路の一実施例におけ
る入出力データを示す図

【図４】本発明の係数ビット分割回路の他の実施例にお
ける入出力データを示す図

【図５】本発明の係数ビット分割回路の他の実施例にお
ける入出力データを示す図

【図６】本発明の係数ビット分割回路の他の実施例にお
ける入出力データを示す図

【図７】本発明の係数ビット分割回路の他の実施例にお
ける入出力データを示す図

【図８】本発明に係る合成回路の一構成例を示すブロッ
ク図

【図９】本発明に係る合成回路の動作を示す図

【図１０】ディジタルフィルタの内部構成を示すブロッ
ク図

【図１１】丸め回路の動作を示す図

【図１２】本発明の第２の実施例におけるディジタルフ
ィルタの構成を示すブロック図

【図１３】本発明の第２の実施例に係る係数ビット分割
回路の一構成例を示すブロック図

【図１４】本発明の第２の実施例に係る信号ビット分割
回路の一構成例を示すブロック図

【図１５】本発明の第２の実施例に係る合成回路の一構
成例を示すブロック図

【図１６】（ａ）は本発明の第２の実施例に係る信号ビ
ット分割回路の入出力データ（ｂ）は本発明の第２の実施例に係る係数ビット分割回
路の入出力データ

【図１７】本発明の第２の実施例に係る合成回路の動作
を示す図

【符号の説明】

１係数ビット分割回路２、３第１、第２ディジタルフィルタ４合成回路１１分割回路１２Ｈビット処理回路１３Ｌビット処理回路２１ビットシフト回路２２加算器２３選択回路３１信号ビット分割回路３２係数ビット分割回路３３、３４、３５、３６ディジタルフィルタ３７合成回路４１、４４分割回路４２、４５Ｈビット処理回路４３、４６Ｌビット処理回路５１、５２ビットシフト回路５３加算器５４選択回路１００ディジタルフィルタ１０１，１０２，１０３，１０４遅延素子１０５，１０６，１０７，１０８乗算回路１０９，１１０，１１１，１１２丸め回路１１３加算器

───────────────────────────────────────────────────── フロントページの続き (72)発明者林健一郎大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者安本吉雄大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】Ｎビットの係数データをＨビット（ただ
し、Ｈ＜Ｎ）の係数データとＬビット（ただし、Ｌ＜
Ｎ）の係数データとの２つに分割する係数ビット分割回
路と、前記Ｈビットの係数データと入力ディジタルデー
タとを入力する第１のディジタルフィルタと、前記Ｌビ
ットの係数データと前記入力ディジタルデータとを入力
する第２のディジタルフィルタと、前記第１のディジタ
ルフィルタと前記第２のディジタルフィルタの出力を合
成し、Ｍビットのデータを出力する合成回路とを具備す
ることを特徴とするディジタルフィルタ。
【請求項２】Ｎビットの係数データは少なくとも２ビッ
トであることを特徴とする請求項１記載のディジタルフ
ィルタ。
【請求項３】係数ビット分割回路は、Ｎビットの係数デ
ータを上位ビットＮ1と下位ビットＮ2とに分割する分割
回路と、前記上位ビットＮ1を第１のディジタルフィル
タが保有する係数データのビット数に応じて下位ビット
をビット拡張し、ビット拡張したビットを常に“０”に
したＨビットのデータを出力するＨビット処理回路と、
前記下位ビットＮ2を第２のディジタルフィルタが保有
する係数データのビット数に応じて下位ビットと少なく
とも上位１ビットをビット拡張し、少なくとも前記上位
１ビット拡張したビットは常に“０”とし、下位ビット
をビット拡張したビットは常に“０”にしてＬビットの
データを出力するＬビット処理回路を具備して構成され
ることを特徴とする請求項１記載のディジタルフィル
タ。
【請求項４】合成回路は、第２のディジタルフィルタの
出力を相対的にビットシフトするビットシフト回路と、
第１のディジタルフィルタの出力に前記ビットシフト回
路の出力を加算し、さらに上位から（Ｍ＋１）ビット目
に“１”を加算する加算器と、前記加算器の出力から上
位Ｍビットを選択する選択回路を具備して構成されるこ
とを特徴とする請求項１記載のディジタルフィルタ。
【請求項５】Ｎビットの係数データをビット分割し、第
１、第２、…、第ＮのＮ種類の係数ビットを出力する係
数ビット分割回路と、前記第１の係数ビットデータと入
力ディジタルデータとを入力する第１のディジタルフィ
ルタと、前記第２の係数ビットデータと入力ディジタル
データとを入力する第２のディジタルフィルタと、前記
第Ｎ（ただし、Ｎは３以上の整数）の係数ビットデータ
と前記入力ディジタルデータとを入力する第Ｎのディジ
タルフィルタと、前記第１から第Ｎのディジタルフィル
タの出力を合成し、Ｍビットのデータを出力する合成回
路とを具備することを特徴とするディジタルフィルタ。
【請求項６】Ｎビットの係数データをＮHビット（ただ
し、ＮH＜Ｎ）の係数データとＮLビット（ただし、ＮL
＜Ｎ）の係数データとの２つに分割する係数ビット分割
回路と、Ｋビットの入力ディジタルデータをＮHビット
（ただし、ＮH＜Ｋ）のデータとＮLビット（ただし、Ｎ
L＜Ｋ）のデータとに分割する信号ビット分割回路と、
前記ＮHビットの係数データと前記ＫHビットのディジタ
ルデータを入力する第１のディジタルフィルタと、前記
ＮLビットの係数データと前記ＫHビットのディジタルデ
ータを入力する第２のディジタルフィルタと、前記ＮH
ビットの係数データと前記ＫLビットのディジタルデー
タを入力する第３のディジタルフィルタと、前記ＮLビ
ットの係数データと前記ＫLビットのディジタルデータ
を入力する第４のディジタルフィルタと、前記第１のデ
ィジタルフィルタと前記第２のディジタルフィルタと前
記第３のディジタルフィルタと前記第４のディジタルフ
ィルタの出力を合成し、Ｍビットの信号を出力する合成
回路を具備することを特徴とするディジタルフィルタ。
【請求項７】Ｎビットの係数は少なくとも２ビットであ
ることを特徴とする請求項６記載のディジタルフィル
タ。
【請求項８】Ｋビットの入力ディジタルデータは少なく
とも２ビットであることを特徴とする請求項６記載のデ
ィジタルフィルタ。
【請求項９】係数ビット分割回路は、Ｎビットの係数デ
ータを上位ビットＮ1と下位ビットＮ2に分割する分割回
路と、前記上位ビットＮ1を第１、第３のディジタルフ
ィルタが保有する係数データのビット数に応じて下位ビ
ットをビット拡張し、前記ビット拡張したビットを常に
“０”にしたＮHビットの係数データを出力するＮHビッ
ト処理回路と、前記下位ビットＮ2を第２、第４のディ
ジタルフィルタが保有する係数データのビット数に応じ
て下位ビットと少なくとも上位１ビットをビット拡張
し、前記少なくとも上位１ビット拡張したビットは常に
“０”とし、前記下位ビットをビット拡張したビットは
常に“０”にしてＮLビットの信号を出力するＮLビット
処理回路を具備することを特徴とする請求項６記載のデ
ィジタルフィルタ。
【請求項１０】信号ビット分割回路は、Ｋビットの入力
ディジタルデータを上位ビットＫ1と下位ビットＫ2に分
割する分割回路と、前記上位ビットＫ1を第１、第２の
ディジタルフィルタが保有する入力ディジタルデータの
ビット数に応じて下位ビットをビット拡張し、前記ビッ
ト拡張したビットは常に“０”にしたＫHビットのディ
ジタルデータを出力するＫHビット処理回路と、前記下
位ビットＫ2を第３、第４のディジタルフィルタが保有
する入力ディジタルデータのビット数に応じて下位ビッ
トと少なくとも上位１ビットをビット拡張し、前記少な
くとも上位１ビット拡張したビットは常に“０”とし、
前記下位ビットをビット拡張したビットは常に“０”に
してＫLビットの信号を出力するＫLビット処理回路を具
備することを特徴とする請求項６記載のディジタルフィ
ルタ。
【請求項１１】合成回路は、第３および第４のディジタ
ルフィルタの各々の出力を第１および第２のディジタル
フィルタの出力に対して相対的にビットシフトするビッ
トシフト回路と、第１、第２のディジタルフィルタの出
力と前記ビットシフト回路の出力とを加算し、さらに上
位から（Ｍ＋１）ビット目に“１”を加算する加算器
と、前記加算器の出力から上位Ｍビットを選択する選択
回路を具備することを特徴とする請求項６記載のディジ
タルフィルタ。