JPH0617280Y2 - サンプルホ−ルド回路 - Google Patents
サンプルホ−ルド回路Info
- Publication number
- JPH0617280Y2 JPH0617280Y2 JP1985014467U JP1446785U JPH0617280Y2 JP H0617280 Y2 JPH0617280 Y2 JP H0617280Y2 JP 1985014467 U JP1985014467 U JP 1985014467U JP 1446785 U JP1446785 U JP 1446785U JP H0617280 Y2 JPH0617280 Y2 JP H0617280Y2
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- JP
- Japan
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- transistor
- capacitor
- mos transistor
- source
- output
- Prior art date
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 この考案は、映像信号等の所定周期毎にブランキング期
間を有する信号に適用して好適なサンプルホールド回路
に関するもので、特にソースフォロワ等のバッファによ
り生ずるゲート・ソース間のオフセット電圧の差を生じ
ない出力信号を得るようにしたものである。
間を有する信号に適用して好適なサンプルホールド回路
に関するもので、特にソースフォロワ等のバッファによ
り生ずるゲート・ソース間のオフセット電圧の差を生じ
ない出力信号を得るようにしたものである。
この考案は、例えばＭＯＳトランジスタを用いたサンプ
ルホールド回路において、出力段のソースフォロワ等の
バッファにより生じるゲート・ソース間のオフセット電
圧を打ち消すために、コンデンサにオフセット電圧に相
当する電荷をブランキング期間に蓄積することにより、
出力電圧が入力電圧に対してオフセット電圧差を持つこ
とを防止するようにしたものである。
ルホールド回路において、出力段のソースフォロワ等の
バッファにより生じるゲート・ソース間のオフセット電
圧を打ち消すために、コンデンサにオフセット電圧に相
当する電荷をブランキング期間に蓄積することにより、
出力電圧が入力電圧に対してオフセット電圧差を持つこ
とを防止するようにしたものである。
例えば映像信号をサンプルホールドする回路として、第
８図に示すような回路が知られている。入力端子１０１
に供給される信号がゲート用のＭＯＳトランジスタ１０
８に供給される。このＭＯＳトランジスタ１０８は端子
１０３からのサンプリングパルスでオンされる。このＭ
ＯＳトランジスタ１０８からの信号が保持用のコンデン
サ１１１に供給される。このコンデンサ１１１からの信
号がバッファ用のＭＯＳトランジスタ１０９のゲートに
供給される。このＭＯＳトランジスタ１０９のドレイン
に電源端子１０５からの電源電圧が供給され、ソースが
定電流源１１３を通じて接地される。そしてこのＭＯＳ
トランジスタ１０９のソースに得られる信号が出力端子
１０６に取り出される。
８図に示すような回路が知られている。入力端子１０１
に供給される信号がゲート用のＭＯＳトランジスタ１０
８に供給される。このＭＯＳトランジスタ１０８は端子
１０３からのサンプリングパルスでオンされる。このＭ
ＯＳトランジスタ１０８からの信号が保持用のコンデン
サ１１１に供給される。このコンデンサ１１１からの信
号がバッファ用のＭＯＳトランジスタ１０９のゲートに
供給される。このＭＯＳトランジスタ１０９のドレイン
に電源端子１０５からの電源電圧が供給され、ソースが
定電流源１１３を通じて接地される。そしてこのＭＯＳ
トランジスタ１０９のソースに得られる信号が出力端子
１０６に取り出される。
ところがこの回路において、出力段にソースフォロワに
よるバッファ回路が設けられている。このため、第９図
Ｂに示すサンプリングパルスが端子１０３から供給され
る場合に、各部の信号は例えば第９図Ａに示すものとな
る。第９図Ａにおいて、実線で示す波形が入力端子１０
１（の点）に供給される入力電圧、１点鎖線で示す波
形がＭＯＳトランジスタ１０９のゲート（の点）の電
圧、破線で示す波形が出力端子１０６（の点）に生じ
る出力電圧である。この第９図Ａから明らかなように、
出力には次式で示されるようなＶGS（オフセット電圧）
の低下を生じてしまう。
よるバッファ回路が設けられている。このため、第９図
Ｂに示すサンプリングパルスが端子１０３から供給され
る場合に、各部の信号は例えば第９図Ａに示すものとな
る。第９図Ａにおいて、実線で示す波形が入力端子１０
１（の点）に供給される入力電圧、１点鎖線で示す波
形がＭＯＳトランジスタ１０９のゲート（の点）の電
圧、破線で示す波形が出力端子１０６（の点）に生じ
る出力電圧である。この第９図Ａから明らかなように、
出力には次式で示されるようなＶGS（オフセット電圧）
の低下を生じてしまう。
但し、ＶthはＭＯＳトランジスタ１０９のスレシホール
ド電圧，μはモビリティ，Ｃ0Xは単位面積当たりのゲー
ト容量，Ｗはチャンネル幅，Ｌはチャンネル長，Ｉ０は
定電流源１１３の電流値である。
ド電圧，μはモビリティ，Ｃ0Xは単位面積当たりのゲー
ト容量，Ｗはチャンネル幅，Ｌはチャンネル長，Ｉ０は
定電流源１１３の電流値である。
従って、Ｖthのばらつき、Ｉ０のドリフト等による入出
力間の直流電位変動や、いわゆる１／ｆノイズの問題が
生じる。
力間の直流電位変動や、いわゆる１／ｆノイズの問題が
生じる。
またサンプルホールド回路を多数段直列に接続した場合
には、各段でＶGSずつの低下を生じてしまうので、最終
出力は入力との間で大きな直流変化を生じてしまう。
には、各段でＶGSずつの低下を生じてしまうので、最終
出力は入力との間で大きな直流変化を生じてしまう。
このため、第１０図に示すような回路が本願出願人によ
り先に提案されている。第１０図において、１２１が入
力端子であり、１２３がブランキングパルスφBLKが供
給される端子であり、１２４がサンプリングパルスφＳ
が供給される端子である。
り先に提案されている。第１０図において、１２１が入
力端子であり、１２３がブランキングパルスφBLKが供
給される端子であり、１２４がサンプリングパルスφＳ
が供給される端子である。
１２７で示すゲート用のＭＯＳトランジスタのドレイン
が入力端子１２１に接続され、ＭＯＳトランジスタ１２
７のゲートが端子１２４に接続される。ＭＯＳトランジ
スタ１２７のソースがコンデンサ１３１を介して出力用
のエンハンストメント型ＭＯＳトランジスタ１２９のゲ
ートに接続されると共に、コンデンサ１３２を介して接
地され、更にゲート用のＭＯＳトランジスタ１３０のド
レインに接続される。ゲート用のＭＯＳトランジスタ１
２８のドレインが入力端子１２１に接続され、ＭＯＳト
ランジスタ１２８のゲートが端子１２３に接続され、Ｍ
ＯＳトランジスタ１２８のソースがトランジスタ１２９
のゲートに接続される。ゲート用のＭＯＳトランジスタ
１３０のゲートが端子１２３に接続され、そのソースが
出力用のエンハンストメン型ＭＯＳトランジスタ１２９
のソースに接続される。出力用のエンハンストメント型
ＭＯＳトランジスタ１２９のドレインが電源端子１２５
に接続され、そのソースに定電流源１３３が接続される
と共に、そのソースが出力端子１２６として導出され
る。
が入力端子１２１に接続され、ＭＯＳトランジスタ１２
７のゲートが端子１２４に接続される。ＭＯＳトランジ
スタ１２７のソースがコンデンサ１３１を介して出力用
のエンハンストメント型ＭＯＳトランジスタ１２９のゲ
ートに接続されると共に、コンデンサ１３２を介して接
地され、更にゲート用のＭＯＳトランジスタ１３０のド
レインに接続される。ゲート用のＭＯＳトランジスタ１
２８のドレインが入力端子１２１に接続され、ＭＯＳト
ランジスタ１２８のゲートが端子１２３に接続され、Ｍ
ＯＳトランジスタ１２８のソースがトランジスタ１２９
のゲートに接続される。ゲート用のＭＯＳトランジスタ
１３０のゲートが端子１２３に接続され、そのソースが
出力用のエンハンストメン型ＭＯＳトランジスタ１２９
のソースに接続される。出力用のエンハンストメント型
ＭＯＳトランジスタ１２９のドレインが電源端子１２５
に接続され、そのソースに定電流源１３３が接続される
と共に、そのソースが出力端子１２６として導出され
る。
上述の第１０図に示すサンプルホールド回路において、
第１１図Ｂに示すブランキングパルスφBLKが端子１２
３に供給され、第１１図Ｃに示すサンプリングパルスφ
Ｓが端子１２４に供給される時に、各部の信号は、例え
ば第１１図Ａに示すようになる。第１１図Ａにおいて、
実線が入力端子１２１に供給される入力電圧、破線が出
力端子１２６に生じる出力電圧である。
第１１図Ｂに示すブランキングパルスφBLKが端子１２
３に供給され、第１１図Ｃに示すサンプリングパルスφ
Ｓが端子１２４に供給される時に、各部の信号は、例え
ば第１１図Ａに示すようになる。第１１図Ａにおいて、
実線が入力端子１２１に供給される入力電圧、破線が出
力端子１２６に生じる出力電圧である。
即ち、入力端子１２１の電圧がＶS0の時、ブランキング
パルスφBLKが供給されると、トランジスタ１２８，１
３０がオンれさ、ＭＯＳトランジスタ１２９のゲートの
電位はＶS0、ソース（出力端子１２６）の電位はＭＯＳ
トランジスタ１２９によりＶGS低下されてＶS0−ＶGSに
なり、ＭＯＳトランジスタ１３０とコンデンサ１３２と
の接続点の電位はＶS0−ＶGSになる。従ってこの時にコ
ンデンサ１３１にＭＯＳトランジスタ１２９のゲート電
位と、ＭＯＳトランジスタ１２９のソース電位との電位
差 ＶS0−（ＶS0−ＶGS）＝ＶGS に相当する電荷が蓄積される。
パルスφBLKが供給されると、トランジスタ１２８，１
３０がオンれさ、ＭＯＳトランジスタ１２９のゲートの
電位はＶS0、ソース（出力端子１２６）の電位はＭＯＳ
トランジスタ１２９によりＶGS低下されてＶS0−ＶGSに
なり、ＭＯＳトランジスタ１３０とコンデンサ１３２と
の接続点の電位はＶS0−ＶGSになる。従ってこの時にコ
ンデンサ１３１にＭＯＳトランジスタ１２９のゲート電
位と、ＭＯＳトランジスタ１２９のソース電位との電位
差 ＶS0−（ＶS0−ＶGS）＝ＶGS に相当する電荷が蓄積される。
この状態でＭＯＳトランジスタ１２８，１３０がオフさ
れ、サンプリングパルスφＳが供給される。そしてま
ず、１番目のパルスφS1が加えられた時の入力端子１２
１の電位をＶS1とすると、トランジスタ１２７とコンデ
ンサ１３２の接続点の電位もＶS1になる。ここでコンデ
ンサ１３１には、ＶGSに相当する電荷がブランキングパ
ルスφBLKにより蓄積されているので、コンデンサ１３
１とトランジスタ１２９の接続点の電位はＶS1＋ＶGSと
なる。従って、出力端子１２６の電位は （ＶS1＋ＶGS）−ＶGS＝ＶS1 となり、入力端子１２１の電位に等しくなる。
れ、サンプリングパルスφＳが供給される。そしてま
ず、１番目のパルスφS1が加えられた時の入力端子１２
１の電位をＶS1とすると、トランジスタ１２７とコンデ
ンサ１３２の接続点の電位もＶS1になる。ここでコンデ
ンサ１３１には、ＶGSに相当する電荷がブランキングパ
ルスφBLKにより蓄積されているので、コンデンサ１３
１とトランジスタ１２９の接続点の電位はＶS1＋ＶGSと
なる。従って、出力端子１２６の電位は （ＶS1＋ＶGS）−ＶGS＝ＶS1 となり、入力端子１２１の電位に等しくなる。
これが全てのサンプリング時に起こり、結果としてサン
プリングされた電位がそのまま出力に現れ、バッファに
よるＶGSの低下は生じない。
プリングされた電位がそのまま出力に現れ、バッファに
よるＶGSの低下は生じない。
しかし、上述の第１０図に示すサンプルホールド回路に
おいては、出力段にエンハンストメント型ＭＯＳトラン
ジスタ１２９を用いているため、入力信号のレベルは、
最低限、ＭＯＳトランジスタ１２９のスレシホールド電
圧Ｖth以上必要とされる。このため、回路のダイナミッ
クレンジは、本来の信号のダイナミックレンジ（例えば
Ｄ０）に比べてオフセット電圧ＶGS分大きいダイナミッ
クレンジＤ１が必要とされる。
おいては、出力段にエンハンストメント型ＭＯＳトラン
ジスタ１２９を用いているため、入力信号のレベルは、
最低限、ＭＯＳトランジスタ１２９のスレシホールド電
圧Ｖth以上必要とされる。このため、回路のダイナミッ
クレンジは、本来の信号のダイナミックレンジ（例えば
Ｄ０）に比べてオフセット電圧ＶGS分大きいダイナミッ
クレンジＤ１が必要とされる。
また、アーリー効果のため、動作点の変化に伴いＭＯＳ
トランジスタ１２９のオフセット電圧ＶGSの変化が生じ
る。このため、ブランキング期間にコンデンサ１３１に
ホールドしたＶGSと、ブランキング期間以外の時の実際
のＭＯＳトランジスタ１２９のＶGSとに差が生じる問題
点があった。
トランジスタ１２９のオフセット電圧ＶGSの変化が生じ
る。このため、ブランキング期間にコンデンサ１３１に
ホールドしたＶGSと、ブランキング期間以外の時の実際
のＭＯＳトランジスタ１２９のＶGSとに差が生じる問題
点があった。
従って、この考案の目的は、出力段のＶGS（ゲート・ソ
ース間のオフセット電圧）を正確に打ち消し、入力電圧
に対してＶGSの電圧差を生じることなく出力電圧を得る
ことができ、然も、ダイナミックレンジを小さくするこ
とができるサンプルホールド回路を提供することにあ
る。
ース間のオフセット電圧）を正確に打ち消し、入力電圧
に対してＶGSの電圧差を生じることなく出力電圧を得る
ことができ、然も、ダイナミックレンジを小さくするこ
とができるサンプルホールド回路を提供することにあ
る。
この考案は、入力信号を第１のゲート素子７を介して第
１のコンデンサ１２の一端に供給し、第１のコンデンサ
１２の他端を交流的に接地し、第１のコンデンサ１２の
一端を第２のコンデンサ１１を介してソース（又はエミ
ッタ）フォロワトランジスタ９のゲート（又はベース）
に接続し、トランジスタ９のソース（又はエミッタ）か
ら出力を得ると共に、ソース（又はエミッタ）を第２の
ゲート素子１０を介して第１のコンデンサ１２の一端に
接続し、トランジスタ９のゲート（又はベース）を第３
のゲート素子８を介して所定の電圧値を有する直流電圧
源に接続して、入力信号の第１の期間第２及び第３のゲ
ート素子８，１０をオンし、第２のコンデンサ１１にト
ランジスタ９のゲート・ソース（又はベース・エミッ
タ）間オフセット電圧に相当する電圧を蓄積し、入力信
号の第２の期間に第１のゲート素子７をオンにし出力に
入力信号と等しいレベルの信号を得るようにしたサンプ
ルホールド回路である。
１のコンデンサ１２の一端に供給し、第１のコンデンサ
１２の他端を交流的に接地し、第１のコンデンサ１２の
一端を第２のコンデンサ１１を介してソース（又はエミ
ッタ）フォロワトランジスタ９のゲート（又はベース）
に接続し、トランジスタ９のソース（又はエミッタ）か
ら出力を得ると共に、ソース（又はエミッタ）を第２の
ゲート素子１０を介して第１のコンデンサ１２の一端に
接続し、トランジスタ９のゲート（又はベース）を第３
のゲート素子８を介して所定の電圧値を有する直流電圧
源に接続して、入力信号の第１の期間第２及び第３のゲ
ート素子８，１０をオンし、第２のコンデンサ１１にト
ランジスタ９のゲート・ソース（又はベース・エミッ
タ）間オフセット電圧に相当する電圧を蓄積し、入力信
号の第２の期間に第１のゲート素子７をオンにし出力に
入力信号と等しいレベルの信号を得るようにしたサンプ
ルホールド回路である。
ＭＯＳトランジスタ８のドレインに端子２を介してバイ
アス電圧ＶＢを供給し、入力信号のブランキング期間に
ブランキングパルスφBLKによりＭＯＳトランジスタ８
及び１０をオンさせ、コンデンサ１１に、出力段のＭＯ
Ｓトランジスタ９のオフセット電圧ＶGSに相当する電荷
を蓄積する。サンプリングパルスφＳによりＭＯＳトラ
ンジスタ７をオンさせ、入力電圧をコンデンサ１２にホ
ールドする時には、このホールドされた入力電圧とコン
デンサ１１にホールドされたＶGS相当の電圧とが加算さ
れ出力段のＭＯＳトランジスタ９のゲートに供給され
る。ＭＯＳトランジスタ９のソースから出力される電圧
は、入力電圧に等しいものとされる。
アス電圧ＶＢを供給し、入力信号のブランキング期間に
ブランキングパルスφBLKによりＭＯＳトランジスタ８
及び１０をオンさせ、コンデンサ１１に、出力段のＭＯ
Ｓトランジスタ９のオフセット電圧ＶGSに相当する電荷
を蓄積する。サンプリングパルスφＳによりＭＯＳトラ
ンジスタ７をオンさせ、入力電圧をコンデンサ１２にホ
ールドする時には、このホールドされた入力電圧とコン
デンサ１１にホールドされたＶGS相当の電圧とが加算さ
れ出力段のＭＯＳトランジスタ９のゲートに供給され
る。ＭＯＳトランジスタ９のソースから出力される電圧
は、入力電圧に等しいものとされる。
以下、この考案の一実施例を図面を参照して説明する。
第１図において、１が例えば映像信号が供給される入力
端子である。
第１図において、１が例えば映像信号が供給される入力
端子である。
ゲート用のＭＯＳトランジスタ７のドレインが入力端子
１に接続され、そのゲートがサンプリングパルスφＳが
供給される端子４に接続される。ＭＯＳトランジスタ７
のソースがコンデンサ１１を介して出力用のエンハンス
トメント型のＭＯＳトランジスタ９のゲートに接続さ
れ、ＭＯＳトランジスタ７のソースとコンデンサ１１と
の接続点がコンデンサ１２を介して接地されると共に、
ゲート用のＭＯＳトランジスタ１０のドレインに接続さ
れる。
１に接続され、そのゲートがサンプリングパルスφＳが
供給される端子４に接続される。ＭＯＳトランジスタ７
のソースがコンデンサ１１を介して出力用のエンハンス
トメント型のＭＯＳトランジスタ９のゲートに接続さ
れ、ＭＯＳトランジスタ７のソースとコンデンサ１１と
の接続点がコンデンサ１２を介して接地されると共に、
ゲート用のＭＯＳトランジスタ１０のドレインに接続さ
れる。
ゲート用のＭＯＳトランジスタ８のドレインは、バイア
ス電圧ＶＢが供給される端子２に接続され、そのゲート
がブランキングパルスφBLKが供給され る端子３に接
続される。またＭＯＳトランジスタ８のソースが出力用
のＭＯＳトランジスタ９のゲートに接続される。ゲート
用のＭＯＳトランジスタ１０のゲートがブランキングパ
ルスφBLKが供給される端子３に接続され、そのソース
がＭＯＳトランジスタ９のソースに接続される。
ス電圧ＶＢが供給される端子２に接続され、そのゲート
がブランキングパルスφBLKが供給され る端子３に接
続される。またＭＯＳトランジスタ８のソースが出力用
のＭＯＳトランジスタ９のゲートに接続される。ゲート
用のＭＯＳトランジスタ１０のゲートがブランキングパ
ルスφBLKが供給される端子３に接続され、そのソース
がＭＯＳトランジスタ９のソースに接続される。
出力用のＭＯＳトランジスタ９のドレインが電源端子５
に接続され、ソースに定電流源１３が接続されると共
に、このソースから出力端子６が導出される。
に接続され、ソースに定電流源１３が接続されると共
に、このソースから出力端子６が導出される。
端子２には、入力信号のほぼ平均的なレベルとされた所
定バイアス電圧ＶＢが供給され、また、端子３には、第
２図Ｂに示すブランキングパルスφBLKが供給され、端
子４には第２図Ｃに示すサンプリングパルスφＳが供給
される。
定バイアス電圧ＶＢが供給され、また、端子３には、第
２図Ｂに示すブランキングパルスφBLKが供給され、端
子４には第２図Ｃに示すサンプリングパルスφＳが供給
される。
この回路において、各部の信号は例えば第２図Ａに示す
ようになる。
ようになる。
即ち、ブランキングパルスφBLKが供給されると、トラ
ンジスタ８，１０がオンされ、ＭＯＳトランジスタ９の
ゲート（の点）の電位は第２図Ａにおいて１点鎖線で
示すように、ＶＢ、ソース（の点）の電位は第２図Ａ
において破線で示すようにＭＯＳトランジスタ９により
ＶGS低下されてＶＢ−ＶGSにより、ＭＯＳトランジスタ
１０とコンデンサ１２との接続点（の点）の電位はＶ
Ｂ−ＶGSになる。従ってこの時にコンデンサ１１にと
の電位差 ＶＢ−（ＶＢ−ＶGS）＝ＶGS に相当する電荷が蓄積される。
ンジスタ８，１０がオンされ、ＭＯＳトランジスタ９の
ゲート（の点）の電位は第２図Ａにおいて１点鎖線で
示すように、ＶＢ、ソース（の点）の電位は第２図Ａ
において破線で示すようにＭＯＳトランジスタ９により
ＶGS低下されてＶＢ−ＶGSにより、ＭＯＳトランジスタ
１０とコンデンサ１２との接続点（の点）の電位はＶ
Ｂ−ＶGSになる。従ってこの時にコンデンサ１１にと
の電位差 ＶＢ−（ＶＢ−ＶGS）＝ＶGS に相当する電荷が蓄積される。
この状態でＭＯＳトランジスタ８，１０がオフされ、サ
ンプリングパルスφＳが供給される。そしてまず、１番
目のパルスφＳ１が加えられた時の入力端子１（）の
電位をＶS1とすると、の電位もＶS1になる。ここで
ととの間のコンデンサ１１には、ＶGSに相当する電荷
がブランキングパルスφBLKにより蓄積されているの
で、の電位はＶS1＋ＶGSとなる。従って、の電位は （ＶS1＋ＶGS）−ＶGS＝ＶS1 となり、入力端子１（）の電位に等しくなる。
ンプリングパルスφＳが供給される。そしてまず、１番
目のパルスφＳ１が加えられた時の入力端子１（）の
電位をＶS1とすると、の電位もＶS1になる。ここで
ととの間のコンデンサ１１には、ＶGSに相当する電荷
がブランキングパルスφBLKにより蓄積されているの
で、の電位はＶS1＋ＶGSとなる。従って、の電位は （ＶS1＋ＶGS）−ＶGS＝ＶS1 となり、入力端子１（）の電位に等しくなる。
これが全てのサンプリング時に起こり、結果としてサン
プリングされた電位がそのまま出力に現れ、バッファに
よるＶGSの低下は生じない。
プリングされた電位がそのまま出力に現れ、バッファに
よるＶGSの低下は生じない。
また、この考案の一実施例をバッファ回路として用いる
場合には、例えば第３図Ａに示す入力映像信号に対して
第３図Ｂに示すように、ハイレベルにホールドされたパ
ルスを端子４に供給する。映像信号のブランキング期間
毎に、第３図Ｃに示すブランキングパルスによりＭＯＳ
トランジスタ９のオフセット電圧ＶGSをコンデンサ１１
に貯えるようにすれば良い。
場合には、例えば第３図Ａに示す入力映像信号に対して
第３図Ｂに示すように、ハイレベルにホールドされたパ
ルスを端子４に供給する。映像信号のブランキング期間
毎に、第３図Ｃに示すブランキングパルスによりＭＯＳ
トランジスタ９のオフセット電圧ＶGSをコンデンサ１１
に貯えるようにすれば良い。
第４図は、この考案をアナログ遅延回路に適用した他の
実施例を示すもので、第１図に示される一実施例を２
段、縦続接続した構成とされる。
実施例を示すもので、第１図に示される一実施例を２
段、縦続接続した構成とされる。
ゲート用のＭＯＳトランジスタ２７，２８，３０、コン
デンサ３１，３２、出力用のＭＯＳトランジスタ２９及
び定電流源３３により第１のサンプルホールド回路が前
述の一実施例と同様に構成される。また、ゲート用のＭ
ＯＳトランジスタ３７，３８，４０、コンデンサ４１，
４２、出力用のＭＯＳトランジスタ３９及び定電流源４
３により第２のサンプルホールド回路が一実施例と同様
に構成される。
デンサ３１，３２、出力用のＭＯＳトランジスタ２９及
び定電流源３３により第１のサンプルホールド回路が前
述の一実施例と同様に構成される。また、ゲート用のＭ
ＯＳトランジスタ３７，３８，４０、コンデンサ４１，
４２、出力用のＭＯＳトランジスタ３９及び定電流源４
３により第２のサンプルホールド回路が一実施例と同様
に構成される。
第４図において、２１で示す入力端子がＭＯＳトランジ
スタ２７のドレインに接続され、ＭＯＳトランジスタ２
７のゲートが第１のサンプリングパルスφS1 が供給さ
れる端子２４に接続される。バイアス電圧ＶＢが供給さ
れる端子２２がＭＯＳトランジスタ２８のドレイン及び
ＭＯＳトランジスタ３８のドレインに接続される。ブラ
ンキングパルスφBLKが供給される端子２３がＭＯＳト
ランジスタ２８，３０，３８，４０のゲートに接続され
る。出力用のＭＯＳトランジスタ２９のソースがＭＯＳ
トランジスタ３７のドレインに接続される。ＭＯＳトラ
ンジスタ３７のゲートが第２のサンプリングパルスφS2
が供給される端子３４に接続される。電源端子２５が出
力用のＭＯＳトランジスタ２９及び３９のドレインに接
続され、出力用のＭＯＳトランジスタ３９のソースから
出力端子３６が導出される。
スタ２７のドレインに接続され、ＭＯＳトランジスタ２
７のゲートが第１のサンプリングパルスφS1 が供給さ
れる端子２４に接続される。バイアス電圧ＶＢが供給さ
れる端子２２がＭＯＳトランジスタ２８のドレイン及び
ＭＯＳトランジスタ３８のドレインに接続される。ブラ
ンキングパルスφBLKが供給される端子２３がＭＯＳト
ランジスタ２８，３０，３８，４０のゲートに接続され
る。出力用のＭＯＳトランジスタ２９のソースがＭＯＳ
トランジスタ３７のドレインに接続される。ＭＯＳトラ
ンジスタ３７のゲートが第２のサンプリングパルスφS2
が供給される端子３４に接続される。電源端子２５が出
力用のＭＯＳトランジスタ２９及び３９のドレインに接
続され、出力用のＭＯＳトランジスタ３９のソースから
出力端子３６が導出される。
端子２３には、第５図Ａに示すブランキングパルスφ
BLKが供給され、コンデンサ３１，４１の夫々に、出力
用のＭＯＳトランジスタ２９，３９のオフセット電圧Ｖ
GSが蓄積される。第５図Ｂに示す第１のサンプリングパ
ルスのφS1により入力信号のサンプリングホールド出力
がＭＯＳトランジスタ２９のソースから発生する。この
サンプリングホールド出力がＭＯＳトランジスタ３７の
ドレインに供給され、第５図Ｃに示すように、第１のサ
ンプリングパルスφS1より一定位相遅れた第２のサンプ
リングパルスφS2が端子３４に供給される。このサンプ
リングパルスφS2により前段のサンプリングホールド出
力がサンプリングされる。従って、第１のサンプリング
パルスφS1と第２のサンプリングパルスφS2との位相遅
れの時間だけ遅延されたサンプリングホールド出力が出
力端子３６に取り出される。
BLKが供給され、コンデンサ３１，４１の夫々に、出力
用のＭＯＳトランジスタ２９，３９のオフセット電圧Ｖ
GSが蓄積される。第５図Ｂに示す第１のサンプリングパ
ルスのφS1により入力信号のサンプリングホールド出力
がＭＯＳトランジスタ２９のソースから発生する。この
サンプリングホールド出力がＭＯＳトランジスタ３７の
ドレインに供給され、第５図Ｃに示すように、第１のサ
ンプリングパルスφS1より一定位相遅れた第２のサンプ
リングパルスφS2が端子３４に供給される。このサンプ
リングパルスφS2により前段のサンプリングホールド出
力がサンプリングされる。従って、第１のサンプリング
パルスφS1と第２のサンプリングパルスφS2との位相遅
れの時間だけ遅延されたサンプリングホールド出力が出
力端子３６に取り出される。
第６図は、この考案をアナログシリアルパラレル変換回
路に適用した実施例を示すもので、第４図に示されるこ
の考案の他の実施例を並列に２個接続した構成とされ
る。
路に適用した実施例を示すもので、第４図に示されるこ
の考案の他の実施例を並列に２個接続した構成とされ
る。
ゲート用のＭＯＳトランジスタ５７，５８，６０，６
７，６８，７０、コンデンサ６１，６２，７１，７２、
出力用のＭＯＳトランジスタ５９，６９及び定電流源６
３，７３により第４図と同様の構成の第１の遅延回路が
構成される。また、ゲート用のＭＯＳトランジスタ７
７，７８，８０，８７，８８，９０、コンデンサ８１，
８２，９１，９２、出力用のＭＯＳトランジスタ７９，
８９及び定電流源８３，９３により第４図と同様の構成
の第２の遅延回路が構成される。
７，６８，７０、コンデンサ６１，６２，７１，７２、
出力用のＭＯＳトランジスタ５９，６９及び定電流源６
３，７３により第４図と同様の構成の第１の遅延回路が
構成される。また、ゲート用のＭＯＳトランジスタ７
７，７８，８０，８７，８８，９０、コンデンサ８１，
８２，９１，９２、出力用のＭＯＳトランジスタ７９，
８９及び定電流源８３，９３により第４図と同様の構成
の第２の遅延回路が構成される。
第６図において、５１で示す入力端子がＭＯＳトランジ
スタ５７のドレイン及びＭＯＳトランジスタ７７のドレ
インに接続される。ＭＯＳトランジスタ５７のゲートが
第１のサンプリングパルスφS1が供給される端子５４に
接続される。バイアス電圧ＶＢが供給される端子５２が
ＭＯＳトランジスタ５８のドレインに接続されると共
に、ＭＯＳトランジスタ６８のドレインに接続される。
ブランキングパルスφBLKが供給される端子５３がＭＯ
Ｓトランジスタ５８，６０，６８，７０の夫々のゲート
に接続される。電源端子５５が出力用のＭＯＳトランジ
スタ５９のドレイン及び出力用のＭＯＳトランジスタ６
９のドレインに接続される。出力用のＭＯＳトランジス
タ６９のソースから第１の出力端子６６が導出される。
スタ５７のドレイン及びＭＯＳトランジスタ７７のドレ
インに接続される。ＭＯＳトランジスタ５７のゲートが
第１のサンプリングパルスφS1が供給される端子５４に
接続される。バイアス電圧ＶＢが供給される端子５２が
ＭＯＳトランジスタ５８のドレインに接続されると共
に、ＭＯＳトランジスタ６８のドレインに接続される。
ブランキングパルスφBLKが供給される端子５３がＭＯ
Ｓトランジスタ５８，６０，６８，７０の夫々のゲート
に接続される。電源端子５５が出力用のＭＯＳトランジ
スタ５９のドレイン及び出力用のＭＯＳトランジスタ６
９のドレインに接続される。出力用のＭＯＳトランジス
タ６９のソースから第１の出力端子６６が導出される。
第２のサンプリングパルスφS2が供給される７４がＭＯ
Ｓトランジスタ６７，７７，８７の夫々のゲートに接続
される。バイアス電圧ＶＢが供給される端子７６がＭＯ
Ｓトランジスタ７８のドレイン及びＭＯＳトランジスタ
８８のドレインに接続される。ブランキングパルスφ
BLKが供給される端子５３がＭＯＳトランジスタ７８，
８０，８８，９０の夫々のゲートに接続される。電源端
子７５が出力用のＭＯＳトランジスタ７９のドレイン及
び出力用のＭＯＳトランジスタ８９のドレインに接続さ
れる。出力用のＭＯＳトランジスタ８９のソースから第
２の出力端子８６が導出される。
Ｓトランジスタ６７，７７，８７の夫々のゲートに接続
される。バイアス電圧ＶＢが供給される端子７６がＭＯ
Ｓトランジスタ７８のドレイン及びＭＯＳトランジスタ
８８のドレインに接続される。ブランキングパルスφ
BLKが供給される端子５３がＭＯＳトランジスタ７８，
８０，８８，９０の夫々のゲートに接続される。電源端
子７５が出力用のＭＯＳトランジスタ７９のドレイン及
び出力用のＭＯＳトランジスタ８９のドレインに接続さ
れる。出力用のＭＯＳトランジスタ８９のソースから第
２の出力端子８６が導出される。
端子５３には、第７図Ａに示すブランキングパルスφ
BLKが供給され、コンデンサ６１，７１，８１，９１の
夫々に、出力用のＭＯＳトランジスタ５９，６９，７
９，８９のオフセット電圧ＶGSが蓄積される。第７図Ｂ
に示す第１のサンプリングパルスφS1により入力信号
（第７図Ｄ）のサンプリングホールド出力がＭＯＳトラ
ンジスタ５９のソース（第６図中の点）から発生す
る。このサンプリングホールド出力（第７図Ｅ）がＭＯ
Ｓトランジスタ６７のドレインに供給される。第１のサ
ンプリングパルスφS1より第７図Ｃに示すように、一定
位相遅れた第２のサンプリングパルスφS2が端子７４に
供給されると、このサンプリングパルスφS2により前段
のサンプリングホールド出力（第７図Ｅ）がサンプリン
グされる。従って、第１のサンプリングパルスφS1と第
２のサンプリングパルスφS2との位相遅れの時間だけ遅
延されたサンプリングホールド出力（第７図Ｇ）が出力
端子６６に取り出される。
BLKが供給され、コンデンサ６１，７１，８１，９１の
夫々に、出力用のＭＯＳトランジスタ５９，６９，７
９，８９のオフセット電圧ＶGSが蓄積される。第７図Ｂ
に示す第１のサンプリングパルスφS1により入力信号
（第７図Ｄ）のサンプリングホールド出力がＭＯＳトラ
ンジスタ５９のソース（第６図中の点）から発生す
る。このサンプリングホールド出力（第７図Ｅ）がＭＯ
Ｓトランジスタ６７のドレインに供給される。第１のサ
ンプリングパルスφS1より第７図Ｃに示すように、一定
位相遅れた第２のサンプリングパルスφS2が端子７４に
供給されると、このサンプリングパルスφS2により前段
のサンプリングホールド出力（第７図Ｅ）がサンプリン
グされる。従って、第１のサンプリングパルスφS1と第
２のサンプリングパルスφS2との位相遅れの時間だけ遅
延されたサンプリングホールド出力（第７図Ｇ）が出力
端子６６に取り出される。
また、この時の入力信号がサンプリングパルスφS2によ
りサンプリングされ、サンプリングホールド出力（第７
図Ｆに示す）がＭＯＳトランジスタ７９のソース（第６
図中の点）に発生する。このサンプリングホールド出
力（第７図Ｆ）がＭＯＳトランジスタ８７及び８９を介
して出力端子８６に取り出される。即ち、第７図Ｇ及び
第７図Ｈに示すように入力信号が並列化されて出力端子
６６，８６から取り出される。
りサンプリングされ、サンプリングホールド出力（第７
図Ｆに示す）がＭＯＳトランジスタ７９のソース（第６
図中の点）に発生する。このサンプリングホールド出
力（第７図Ｆ）がＭＯＳトランジスタ８７及び８９を介
して出力端子８６に取り出される。即ち、第７図Ｇ及び
第７図Ｈに示すように入力信号が並列化されて出力端子
６６，８６から取り出される。
尚、以上の実施例と異なりＭＯＳトランジスタの代わり
にバイポーラトランジスタを用いるようにしても良い。
にバイポーラトランジスタを用いるようにしても良い。
〔考案の効果〕 この考案では、ブランキング期間にコンデンサに出力段
のＭＯＳトランジスタのオフセット電圧ＶGSがホールド
され、サンプリングパルスによりサンプリングホールド
された入力電圧とコンデンサにホールドされているオフ
セット電圧ＶGSとを加算した信号が出力段のＭＯＳトラ
ンジスタのゲートに供給される。従って、入力電圧に対
してオフセット電圧の差を生じることなく出力電圧を得
ることができる。
のＭＯＳトランジスタのオフセット電圧ＶGSがホールド
され、サンプリングパルスによりサンプリングホールド
された入力電圧とコンデンサにホールドされているオフ
セット電圧ＶGSとを加算した信号が出力段のＭＯＳトラ
ンジスタのゲートに供給される。従って、入力電圧に対
してオフセット電圧の差を生じることなく出力電圧を得
ることができる。
また、バイアス電圧ＶＢとして、入力信号のほぼ平均的
レベルの電圧が供給されているため、ブランキングパル
スでサンプリングホールドされたオフセット電圧と入力
信号をサンプリングホールドする時のオフセット電圧を
良く一致させることができ、然もダイナミックレンジを
小さくすることができる。
レベルの電圧が供給されているため、ブランキングパル
スでサンプリングホールドされたオフセット電圧と入力
信号をサンプリングホールドする時のオフセット電圧を
良く一致させることができ、然もダイナミックレンジを
小さくすることができる。
第１図はこの考案の一実施例の接続図、第２図はこの考
案の一実施例の動作説明に用いる波形図、第３図はこの
考案の一実施例をバッファ回路に用いる場合の説明に用
いる各部波形図、第４図はこの考案の他の実施例の接続
図、第５図はこの考案の他の実施例の動作説明に用いる
波形図、第６図はこの考案の更に他の実施例の接続図、
第７図はこの考案の更に他の実施例の動作説明に用いる
波形図、第８図及び第１０図は従来のサンプルホールド
回路の接続図、第９図及び第１１図は従来のサンプルホ
ールド回路の動作説明に用いる波形図である。 図面における主要な符号の説明 １：入力端子、２：バイアス電圧の供給端子、３：ブラ
ンキングパルスの供給端子、４：サンプリングパルスの
供給端子、５：電源端子、６：出力端子、７，８，１
０：ゲート用のＭＯＳトランジスタ、９：出力用のＭＯ
Ｓトランジスタ、１１，１２：コンデンサ、１３：定電
流源。
案の一実施例の動作説明に用いる波形図、第３図はこの
考案の一実施例をバッファ回路に用いる場合の説明に用
いる各部波形図、第４図はこの考案の他の実施例の接続
図、第５図はこの考案の他の実施例の動作説明に用いる
波形図、第６図はこの考案の更に他の実施例の接続図、
第７図はこの考案の更に他の実施例の動作説明に用いる
波形図、第８図及び第１０図は従来のサンプルホールド
回路の接続図、第９図及び第１１図は従来のサンプルホ
ールド回路の動作説明に用いる波形図である。 図面における主要な符号の説明 １：入力端子、２：バイアス電圧の供給端子、３：ブラ
ンキングパルスの供給端子、４：サンプリングパルスの
供給端子、５：電源端子、６：出力端子、７，８，１
０：ゲート用のＭＯＳトランジスタ、９：出力用のＭＯ
Ｓトランジスタ、１１，１２：コンデンサ、１３：定電
流源。
Claims (1)
- 【請求項１】入力端子をゲート回路を構成する第１のト
ランジスタの一端に接続し、上記第１のトランジスタの
他端を第１のコンデンサの一端に接続し、 上記第１のコンデンサの他端を交流的に接地し、 上記第１のコンデンサの一端を第２のコンデンサを介し
てソースフォロワ（又はエミッタフォロワ）の第２のト
ランジスタのゲート（又はベース）に接続し、 上記第２のトランジスタのソース（又はエミッタ）から
出力端子を導出すると共に、該第２のトランジスタのソ
ース（又はエミッタ）をゲート回路を構成する第３のト
ランジスタを介して上記第１のコンデンサの一端と上記
第２のコンデンサの一端との接続点に接続し、 上記ソースフォロワ（又はエミッタフォロワ）の第２の
トランジスタのゲート（又はベース）をゲート回路を構
成する第４のトランジスタの一端に接続し、上記第４の
トランジスタの他端を所定の電圧値を有する直流電圧源
の入力端子に接続して、 上記入力端子に入力される入力信号の第１の期間では、
上記ゲート回路を構成する第３のトランジスタ及び第４
のトランジスタをオンし、上記第２のコンデンサにソー
スフォロワ（又はエミッタフォロワ）の上記第２のトラ
ンジスタのゲート・ソース（又はベース・エミッタ）間
オフセット電圧に相当する電圧を蓄積し、 上記入力信号の第２の期間では、ゲート回路を構成する
上記第１のトランジスタをオンにし、上記第１のコンデ
ンサに入力信号レベルを蓄え、上記第１のコンデンサの
レベルと上記第２のコンデンサのレベルとを加えたレベ
ルを上記ソースフォロワ（又はエミッタフォロワ）の第
２のトランジスタのゲート（又はベース）に供給し、出
力に入力信号と等しいレベルの信号を得るようにしたサ
ンプルホールド回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985014467U JPH0617280Y2 (ja) | 1985-02-04 | 1985-02-04 | サンプルホ−ルド回路 |
| DE8686400217T DE3685501T2 (de) | 1985-02-04 | 1986-02-03 | Abtast- und halteschaltung. |
| EP86400217A EP0190973B1 (en) | 1985-02-04 | 1986-02-03 | Sample-and-hold circuit |
| US06/826,019 US4694341A (en) | 1985-02-04 | 1986-02-04 | Sample-and-hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985014467U JPH0617280Y2 (ja) | 1985-02-04 | 1985-02-04 | サンプルホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131171U JPS61131171U (ja) | 1986-08-16 |
| JPH0617280Y2 true JPH0617280Y2 (ja) | 1994-05-02 |
Family
ID=30499418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985014467U Expired - Lifetime JPH0617280Y2 (ja) | 1985-02-04 | 1985-02-04 | サンプルホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0617280Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005266365A (ja) * | 2004-03-18 | 2005-09-29 | Semiconductor Energy Lab Co Ltd | ソースフォロワ回路及びその駆動方法、ボルテージフォロワ回路、表示装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998048403A1 (en) * | 1997-04-23 | 1998-10-29 | Sarnoff Corporation | Active matrix light emitting diode pixel structure and method |
| JP2001083924A (ja) * | 1999-09-08 | 2001-03-30 | Matsushita Electric Ind Co Ltd | 電流制御型発光素子の駆動回路および駆動方法 |
| US6927618B2 (en) | 2001-11-28 | 2005-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit |
| CN101257284B (zh) * | 2002-01-17 | 2011-10-19 | 株式会社半导体能源研究所 | 半导体器件 |
| US6958651B2 (en) * | 2002-12-03 | 2005-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Analog circuit and display device using the same |
| JP4515082B2 (ja) * | 2002-12-03 | 2010-07-28 | 株式会社半導体エネルギー研究所 | アナログ回路並びにアナログ回路を用いた表示装置及び電子機器 |
| CN112073052B (zh) * | 2020-09-11 | 2024-12-24 | 浙江源创智控技术有限公司 | 一种自适应采样接口电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5126457A (ja) * | 1974-08-30 | 1976-03-04 | Yamatake Honeywell Co Ltd | |
| CA1207036A (en) * | 1982-09-29 | 1986-07-02 | Hans P. Lie | Switched capacitor feedback sample-and-hold circuit |
| US4542304A (en) * | 1982-12-20 | 1985-09-17 | At&T Bell Laboratories | Switched capacitor feedback sample-and-hold circuit |
| JPS59165571A (ja) * | 1983-03-09 | 1984-09-18 | Hitachi Ltd | 直流再生回路 |
-
1985
- 1985-02-04 JP JP1985014467U patent/JPH0617280Y2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005266365A (ja) * | 2004-03-18 | 2005-09-29 | Semiconductor Energy Lab Co Ltd | ソースフォロワ回路及びその駆動方法、ボルテージフォロワ回路、表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61131171U (ja) | 1986-08-16 |
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