JPH0617436Y2 - Audio playback device - Google Patents
Audio playback deviceInfo
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- JPH0617436Y2 JPH0617436Y2 JP1986161156U JP16115686U JPH0617436Y2 JP H0617436 Y2 JPH0617436 Y2 JP H0617436Y2 JP 1986161156 U JP1986161156 U JP 1986161156U JP 16115686 U JP16115686 U JP 16115686U JP H0617436 Y2 JPH0617436 Y2 JP H0617436Y2
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- voltage
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、オーデイオソース信号のダイナミツク・レン
ジを電気的に拡張して、躍動感あふれる音楽再生を実現
するオーデイオ再生装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of use] The present invention relates to an audio reproducing apparatus that electrically expands the dynamic range of an audio source signal to realize dynamic music reproduction.
［従来の技術］ オーデイオ信号の伝送記録媒体としては、ＦＭチユーナ
ー、オーデイオ・テープ、デイスク・レコードなどがあ
るが、これらの伝送記録媒体の信号ソースとしてのダイ
ナミツク・レンジは、それ自体の特質からくる制約によ
つて、デジタル技術を応用した記録媒体（いわゆるデジ
タル・ソース）のそれに比べて狭い。[Prior Art] There are FM tuners, audio tapes, disk records, etc. as transmission recording media for audio signals, but the dynamic range as the signal source of these transmission recording media comes from its own characteristics. Due to the restrictions, it is narrower than that of a recording medium (so-called digital source) to which digital technology is applied.
したがつて、従来技術では、躍動感あふれる音楽再生を
することができなかつた。Therefore, with the conventional technology, it was not possible to reproduce music with a lively feeling.
［考案の構成］ 本考案は、 入力と出力との間に接続された電圧制御型可変減衰器
（４）と、入力信号の絶対値のピーク値に対応した制御
電圧を創成する制御電圧発生器（１１）とからなり、上
記制御電圧によつて上記電圧制御型可変減衰器（４）の
減衰量を制御するようにした構成であつて、上記制御電
圧発生器（１１）が下記の（イ）〜（ハ）の構成要件、 （イ）上記入力信号の絶対値を検出し、当該絶対値のピ
ーク値をホールドする絶対値ピーク・ホールド回路（１
２）。[Constitution of the Invention] The present invention relates to a voltage-controlled variable attenuator (4) connected between an input and an output, and a control voltage generator for generating a control voltage corresponding to a peak value of an absolute value of an input signal. (11), wherein the control voltage is used to control the amount of attenuation of the voltage-controlled variable attenuator (4), and the control voltage generator (11) is ) To (C), (a) Absolute peak holding circuit (1) that detects the absolute value of the input signal and holds the peak value of the absolute value.
2).
（ロ）当該絶対値のピーク値を対数変換し、対数変換後
のピーク値をホールドする対数変換値ピーク・ホールド
回路（１３）。(B) A logarithmic conversion value peak hold circuit (13) for logarithmically converting the peak value of the absolute value and holding the peak value after logarithmic conversion.
（ハ）当該対数変換ピーク値を上記制御電圧に変換する
制御電圧成形回路（１４）。(C) A control voltage shaping circuit (14) for converting the logarithmic conversion peak value into the control voltage.
からなるオーデイオ再生装置である。It is an audio playback device consisting of.
［考案の作用］ 以上の構成によれば、 絶対値ピーク・ホールド回路（１２）によつて、入力信
号の絶対値が検出され、この絶対値のピーク値がホール
ドされ、 対数変換値ピーク・ホールド回路（１３）によつて、こ
の絶対値のピーク値が対数変換され、対数変換後のピー
ク値がホールドされる。[Operation of Device] According to the above configuration, the absolute value peak hold circuit (12) detects the absolute value of the input signal, holds the peak value of this absolute value, and holds the logarithmic conversion value peak hold. The peak value of this absolute value is logarithmically converted by the circuit (13), and the peak value after logarithmic conversion is held.
そして、制御電圧成形回路（１４）によつて、この対数
変換ピーク値が入力信号の絶対値のピーク値に対応した
制御電圧に変換される。Then, the control voltage shaping circuit (14) converts the logarithmic conversion peak value into a control voltage corresponding to the peak value of the absolute value of the input signal.
この制御電圧によつて、電圧制御型可変減衰器（４）の
減衰量が制御される。The control voltage controls the attenuation amount of the voltage-controlled variable attenuator (4).
したがつて、この電圧制御型可変減衰器（４）の減衰量
は、入力信号の絶対値のピーク値が大きいほど小さく、
逆に、小さいほど大きい。Therefore, the larger the peak value of the absolute value of the input signal, the smaller the attenuation amount of the voltage controlled variable attenuator (4),
Conversely, the smaller the size, the larger.
すなわち、入力信号は、その絶対値のピーク値が大きい
ほど伸長され、逆に、小さいほど圧縮されて、ダイナミ
ツク・レンジが拡張される。That is, the input signal is expanded as the peak value of the absolute value is larger, and conversely is compressed as the peak value is smaller, so that the dynamic range is expanded.
［実施例］ 第１図において説明する。[Embodiment] This will be described with reference to FIG.
１は入力端子、２はハイパスフイルタ（カツトオフ周波
数７０Ｈｚ）、３は出力端子である。Reference numeral 1 is an input terminal, 2 is a high-pass filter (cutoff frequency 70 Hz), and 3 is an output terminal.
上記入力端子１とハイパスフイルタ２との間には電圧制
御型可変減衰器４が接続され、制御電圧によつて減衰量
が変化するように構成されている。A voltage-controlled variable attenuator 4 is connected between the input terminal 1 and the high-pass filter 2 so that the amount of attenuation changes depending on the control voltage.
電圧制御型可変減衰器４は同図に示すように、入力端子
１を直列接続した第１、第２の抵抗５、６によつて接地
し、この第１、第２の抵抗５、６の接続中点をハイパス
フイルタ２に接続するとともに、この第２の抵抗６と並
列に第１の電界効果トランジスタ７を接続し、そのゲー
ト端子に第３の抵抗８を介して制御電圧を入力する。As shown in the figure, the voltage-controlled variable attenuator 4 is grounded by the first and second resistors 5 and 6 in which the input terminal 1 is connected in series, and the first and second resistors 5 and 6 are connected to each other. The midpoint of the connection is connected to the high-pass filter 2, the first field effect transistor 7 is connected in parallel with the second resistor 6, and the control voltage is input to the gate terminal thereof via the third resistor 8.
なお、第１の電界効果トランジスタ７のゲート端子−ド
レイン端子間には直列接続した第４の抵抗９、第１のコ
ンデンサ１０が接続されており、これはゲート端子にド
レイン電圧の１／２の交流バイアス電圧を供給して、非
直線性歪を改善するためのものである。A fourth resistor 9 and a first capacitor 10 connected in series are connected between the gate terminal and the drain terminal of the first field effect transistor 7, and the fourth terminal 9 and the first capacitor 10 are connected to the gate terminal at a half of the drain voltage. This is for supplying an AC bias voltage to improve the nonlinear distortion.
第１の電界効果トランジスタ７は、ゲート端子−ドレイ
ン端子間の電圧（制御電圧）ＶGSに対応してドレイン端
子−ソース端子間の抵抗値ＲDSが変化する特性を利用し
た、一種の可変抵抗器として用いている。The first field effect transistor 7 is a kind of variable resistance that utilizes the characteristic that the resistance value R DS between the drain terminal and the source terminal changes in accordance with the voltage (control voltage) V GS between the gate terminal and the drain terminal. It is used as a container.
このとき、出力信号電圧Ｖ０は、 ただし、Ｒ１：第１の抵抗５の抵抗値 Ｒ２：第２の抵抗６の抵抗値 Ｖｉ：入力信号電圧をＶｉ で表わされる。At this time, the output signal voltage V 0 is However, R 1 : resistance value of the first resistor 5 R 2 : resistance value of the second resistor 6 V i : input signal voltage is represented by V i .
ここで、第１の電界効果トランジスタ７の導通時の抵
抗、遮断時の抵抗をそれぞれ ＲDS(ON) ＲDS(OFF) とし、第２の抵抗６の抵抗値Ｒ２を Ｒ２ ≪DS(ON) ＲDS(OFF)≫Ｒ２ となるように選べば、第１の電界効果トランジスタ７の
導通時、遮断時の出力信号電圧Ｖ0(ON)、Ｖ0(OFF)は、 となる。Here, the resistance when the first field effect transistor 7 is conducting and the resistance when it is interrupted are respectively R DS (ON) and R DS (OFF), and the resistance value R 2 of the second resistor 6 is R 2 << DS ( be selected such that the ON) R DS (OFF) »R 2, when the conduction of the first field effect transistor 7, at intercepting the output signal voltage V 0 (ON), V 0 (OFF) , the Becomes
抵抗値ＲDSはゲート端子−ドレイン端子間の電圧（制御
電圧）ＶGSによつて制御できるから、結局、抵抗値Ｒ
DS(ON)に対して適当な値のＲ１、Ｒ２を選べば、制御電
圧ＶGSによつて任意の幅の減衰量を実現できる。Since the resistance value R DS can be controlled by the voltage (control voltage) V GS between the gate terminal and the drain terminal, after all, the resistance value R DS
By selecting appropriate values of R 1 and R 2 for DS (ON) , the control voltage V GS can realize the attenuation amount of any width.
本実施例では、減衰量を−１８ｄＢ〜−６ｄＢに設定し
たので、第１、第２の抵抗５、６の抵抗値Ｒ１、Ｒ
２は、 Ｒ１＝Ｒ２ となる。In the present embodiment, since the attenuation amount is set to -18 dB to -6 dB, the resistance values R 1 and R of the first and second resistors 5 and 6 are set.
2 becomes R 1 = R 2 .
この電圧制御型可変減衰器４の減衰量を制御する制御電
圧ＶGSは、入力信号の絶対値のピーク値に対応した直流
電圧であり、制御電圧発生器１１によつて創成される。The control voltage V GS for controlling the amount of attenuation of the voltage control type variable attenuator 4 is a DC voltage corresponding to the peak value of the absolute value of the input signal, and is generated by the control voltage generator 11.
この制御電圧発生器１１は、 （イ）入力信号の絶対値を検出し、この絶対値のピーク
値をホールドする絶対値ピーク・ホールド回路１２、 （ロ）この絶対値のピーク値を対数変換し、対数変換後
のピーク値をホールドする対数変換値ピーク・ホールド
回路１３、 （ハ）この対数変換ピーク値を制御電圧ＶGSに変換する
制御電圧成形回路１４、 とから構成される。The control voltage generator 11 (a) detects the absolute value of the input signal and holds the peak value of this absolute value by an absolute value peak / hold circuit 12, , A logarithmic conversion value peak / hold circuit 13 for holding the peak value after logarithmic conversion, and (c) a control voltage shaping circuit 14 for converting the logarithmic conversion peak value into a control voltage V GS .
以下、各回路を第２図の信号波形図を参照しながら説明
する。Hereinafter, each circuit will be described with reference to the signal waveform diagram of FIG.
絶対値ピーク・ホールド回路１２： 入力端子１からの入力信号を第５の抵抗１５を介して第
１、第２の比較器１６、１７のプラス入力端子、マイナ
ス入力端子にそれぞれ入力し、この第１、第２の比較器
１６、１７の出力をともに出力端子１８に接続して、両
出力の合成出力を取り出すとともに、この合成出力を第
６の抵抗１９を介して第１、第２の比較器１６、１７の
プラス入力端子、マイナス入力端子に接続し、そして、
第１の比較器１６の出力をそのマイナス入力端子に接続
する。また、出力端子１８を第２のコンデンサ２０を介
して接地するとともに、この出力端子１８に第７の抵抗
２１を介してバイアス電圧を供給して、時定数回路を構
成する。Absolute value peak and hold circuit 12: The input signal from the input terminal 1 is input to the plus input terminal and the minus input terminal of the first and second comparators 16 and 17 via the fifth resistor 15, respectively. The outputs of the first and second comparators 16 and 17 are both connected to the output terminal 18, and a combined output of the both outputs is taken out. Connect to the positive and negative input terminals of the devices 16 and 17, and
The output of the first comparator 16 is connected to its negative input terminal. Further, the output terminal 18 is grounded via the second capacitor 20, and a bias voltage is supplied to the output terminal 18 via the seventh resistor 21 to form a time constant circuit.
このとき、第１、第２の比較器１６、１７の出力電圧Ｖ
A1、ＶA2は、 ＶA1＝Ｖi1 ＶA2＝−Ｖi1 ただし、Ｖi1：入力電圧 となる。At this time, the output voltage V of the first and second comparators 16 and 17
A1 and V A2 are V A1 = V i1 V A2 = −V i1 , where V i1 is the input voltage.
したがつて、第１、第２の比較器１６、１７のワイヤー
ドアンドの性質により、入力電圧Ｖi1のプラス側は第１
の比較器１６が、マイナス側は第２の比較器１７がそれ
ぞれ受け持つので、両出力電圧ＶA1、ＶA2の合成出力Ｖ
Ａは、 ＶＡ＝−｜Ｖi1｜ となる。 Therefore , the positive side of the input voltage V i1 is the first due to the wired-and nature of the first and second comparators 16 and 17.
Of the output voltage V A1 and V A2 of the output voltages V A1 and V A2 , since the comparator 16 of FIG.
A becomes V A = − | V i1 |.
そして、この合成出力ＶＡは、時定数回路の第２のコン
デンサ２０の充電は瞬時に、放電は時定数をもつて放電
されるので、結局、絶対値ピーク・ホールド回路１２の
出力ＶO1は、合成出力ＶＡの包絡線となり、その信号波
形図は第２図(b)のようになる。The combined output V A is discharged instantaneously when the second capacitor 20 of the time constant circuit is charged and discharged with a time constant, so that the output V O1 of the absolute value peak hold circuit 12 is eventually obtained. , The composite output V A has an envelope, and the signal waveform diagram is as shown in FIG. 2 (b).
なお、第２図(a)は入力信号波形図である。Note that FIG. 2 (a) is an input signal waveform diagram.
対数変換値ピーク・ホールド回路１３： 絶対値ピーク・ホールド回路１２からの合成出力ＶO1を
第９の抵抗２７を介して第３の比較器２２のマイナス入
力端子に入力し、その出力を第１のダイオード２３を介
して取り出すとともに、この出力と接地間に第３のコン
デンサ２４を接続して、このピーク値を取り出す。ま
た、第３の比較器２２のプラス入力端子は接地される。Logarithmic conversion value peak and hold circuit 13: The combined output V O1 from the absolute value peak and hold circuit 12 is input to the negative input terminal of the third comparator 22 via the ninth resistor 27, and its output is first The peak value is taken out by connecting the third capacitor 24 between this output and the ground while taking it out through the diode 23. The positive input terminal of the third comparator 22 is grounded.
この第３のコンデンサ２４と第１のダイオード２３の接
続中点は第２のトランジスタ２５、第８の抵抗２６を介
して上記第３の比較器２２のマイナス入力端子に接続さ
れる。The midpoint of connection between the third capacitor 24 and the first diode 23 is connected to the negative input terminal of the third comparator 22 via the second transistor 25 and the eighth resistor 26.
以上の対数変換値ピーク・ホールド回路１３により、合
成出力ＶO1は対数変換されてそのピーク値が出力ＶO2と
して取り出される。The combined output V O1 is logarithmically converted by the logarithmically converted value peak hold circuit 13 and the peak value is taken out as the output V O2 .
ここで、第８、第９の抵抗２６、２７により出力に合成
出力ＶO1のリニア成分が重畳されている。Here, the linear component of the combined output V O1 is superimposed on the output by the eighth and ninth resistors 26 and 27.
この対数変換値ピーク・ホールド回路１３の出力ＶO2は
第２図(c)のようになる。The output V O2 of the logarithmic conversion value peak hold circuit 13 is as shown in FIG. 2 (c).
制御電圧成形回路１４： 対数変換値ピーク・ホールド回路１３からの出力Ｖ
O2は、第３のコンデンサ２８、第１０の抵抗２９を介し
て第４の比較器３０のマイナス入力端子に入力し、その
出力を第２のダイオード３１を介して取り出すととも
に、この出力と接地間に第４のコンデンサ３２と第１１
の抵抗３３からなる時定数回路を接続する。また、第４
の比較器３０のプラス入力端子は接地される。Control voltage shaping circuit 14: output V from logarithmic conversion value peak hold circuit 13
O2 is input to the negative input terminal of the fourth comparator 30 via the third capacitor 28 and the tenth resistor 29, and its output is taken out via the second diode 31. The fourth capacitor 32 and the eleventh
The time constant circuit composed of the resistor 33 is connected. Also, the fourth
The positive input terminal of the comparator 30 is grounded.
上記第３のコンデンサ２８は直流成分を阻止するための
ものであり、また、上記時定数回路は出力パルスの立ち
下がりの途中から包絡線を付加するためのものであり、
これは、制御電圧の急峻な変化によつて電圧制御型可変
減衰器４の減衰量が急激に変化して、聴感を損わないた
めである。The third capacitor 28 is for blocking a DC component, and the time constant circuit is for adding an envelope from the middle of the falling edge of the output pulse.
This is because the amount of attenuation of the voltage control type variable attenuator 4 changes abruptly due to the abrupt change of the control voltage, and the audibility is not impaired.
上記時定数回路の出力は、第１２、第１３の抵抗３４、
３６によつて分圧して、制御電圧ＶGSとして出力する。The output of the time constant circuit is the twelfth and thirteenth resistors 34,
The voltage is divided by 36 and output as the control voltage V GS .
なお、第１４の可変抵抗器３６は電圧制御型可変減衰器
４の第１の電界効果トランジスタ７に直流バイアスをか
けるためのものであり、また、第３の電界効果トランジ
スタ３７は、上記第１の電界効果トランジスタ７の温度
補償のためのものである。The fourteenth variable resistor 36 is for applying a DC bias to the first field effect transistor 7 of the voltage control type variable attenuator 4, and the third field effect transistor 37 is the one for the first field effect transistor 37. This is for temperature compensation of the field effect transistor 7.
したがつて、対数変換値ピーク・ホールド回路１３から
の出力（第２図(c)）は、上記第３のコンデンサ２８、
第１０の抵抗２９によつて直流成分が阻止されて、パル
ス状になり、第２図(d)に示すような信号波形となる。
そして、上記時定数回路の出力は、第２図(d)の信号の
包絡線出力となり、この出力を分圧して得られる制御電
圧ＶGSは第２図(e)に示すような信号波形となる。Therefore, the output from the logarithmic conversion value peak hold circuit 13 (FIG. 2 (c)) is the third capacitor 28,
A direct current component is blocked by the tenth resistor 29 to form a pulse, and a signal waveform as shown in FIG. 2 (d) is obtained.
The output of the time constant circuit becomes an envelope output of the signal of FIG. 2 (d), and the control voltage V GS obtained by dividing this output has a signal waveform as shown in FIG. 2 (e). Become.
第２図(f)は、このようにして創成された出力信号波形
であつて、入力信号の絶対値のピーク値が大きいほど伸
長され、逆に、小さいほど圧縮されてダイナミツク・レ
ンジが拡張された信号となる。Fig. 2 (f) shows the output signal waveform created in this way. The larger the peak value of the absolute value of the input signal is, the longer it is expanded. It becomes a signal.
なお、ステレオ再生の場合は、左右チヤンネルの入力信
号の和の絶対値のピーク値を基準にして制御信号が創成
されるため、第３図のように、左チヤンネルの入力端子
１からの入力信号と右チヤンネルの入力端子４０からの
入力信号とは第１のミキシング抵抗３８、第２のミキシ
ング抵抗３９によつてミキシングされて、第１図のもの
と同様に第１、第２の比較器１６、１７のプラス入力端
子、マイナス入力端子にそれぞれ入力される。In the case of stereo reproduction, since the control signal is created based on the peak value of the absolute value of the sum of the input signals of the left and right channels, as shown in Fig. 3, the input signal from the input terminal 1 of the left channel is generated. And the input signal from the input terminal 40 of the right channel are mixed by the first mixing resistor 38 and the second mixing resistor 39, and the first and second comparators 16 and 16 are mixed in the same manner as in FIG. , 17 plus input terminals and minus input terminals respectively.
［考案の効果］ 本考案は、オーデイオソース信号のダイナミツク・レン
ジを電気的に単に拡張するのみならず、入力信号を瞬間
的に最も効果的な部分でダイナミツク・レンジを電気的
に拡張するので、躍動感あふれる音楽再生を実現するこ
とができる。[Advantage of the Invention] The present invention not only electrically expands the dynamic range of the audio source signal, but also electrically expands the dynamic range of the input signal at the most effective part of the input signal. It is possible to realize lively music reproduction.
第１図は本考案のオーデイオ再生装置の構成を示す図、
第２図は同、信号波形図、第３図は同、他の実施例の構
成を示す図である。 ４……電圧制御型可変減衰器１、１１……制御電圧発生
器、１２……絶対値ピーク・ホールド回路、１３……対
数変換値ピーク・ホールド回路、１４……制御電圧成形
回路。FIG. 1 is a diagram showing a configuration of an audio reproducing apparatus of the present invention,
FIG. 2 is a signal waveform diagram of the same, and FIG. 3 is a diagram showing a configuration of another embodiment of the same. 4 ... Voltage control type variable attenuator 1, 11 ... Control voltage generator, 12 ... Absolute value peak / hold circuit, 13 ... Logarithmic conversion value peak / hold circuit, 14 ... Control voltage shaping circuit.
Claims (1)
可変減衰器（４）と、入力信号の絶対値のピーク値に対
応した制御電圧を創成する制御電圧発生器（１１）とか
らなり、上記制御電圧によつて上記電圧制御型可変減衰
器（４）の減衰量を制御するようにした構成であつて、
上記制御電圧発生器（１１）が下記の（イ）〜（ハ）の
構成要件からなるオーデイオ再生装置。 （イ）上記入力信号の絶対値を検出し、当該絶対値のピ
ーク値をホールドする絶対値ピーク・ホールド回路（１
２）。 （ロ）当該絶対値のピーク値を対数変換し、対数変換後
のピーク値をホールドする対数変換値ピーク・ホールド
回路（１３）。 （ハ）当該対数変換ピーク値を上記制御電圧に変換する
制御電圧成形回路（１４）。1. A voltage controlled variable attenuator (4) connected between an input and an output, and a control voltage generator (11) for generating a control voltage corresponding to a peak value of an absolute value of an input signal. And a configuration in which the attenuation amount of the voltage-controlled variable attenuator (4) is controlled by the control voltage.
An audio reproducing device in which the control voltage generator (11) has the following constitutional requirements (a) to (c). (A) Absolute peak hold circuit (1) that detects the absolute value of the input signal and holds the peak value of the absolute value.
2). (B) A logarithmic conversion value peak hold circuit (13) for logarithmically converting the peak value of the absolute value and holding the peak value after logarithmic conversion. (C) A control voltage shaping circuit (14) for converting the logarithmic conversion peak value into the control voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986161156U JPH0617436Y2 (en) | 1986-10-20 | 1986-10-20 | Audio playback device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986161156U JPH0617436Y2 (en) | 1986-10-20 | 1986-10-20 | Audio playback device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6365389U JPS6365389U (en) | 1988-04-30 |
| JPH0617436Y2 true JPH0617436Y2 (en) | 1994-05-02 |
Family
ID=31087204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986161156U Expired - Lifetime JPH0617436Y2 (en) | 1986-10-20 | 1986-10-20 | Audio playback device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0617436Y2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593311A (en) * | 1979-01-09 | 1980-07-15 | Onkyo Corp | Loudness circuit unit |
-
1986
- 1986-10-20 JP JP1986161156U patent/JPH0617436Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6365389U (en) | 1988-04-30 |
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