JPH06174801A - テスト論理を制御するための構成レジスタおよびその方法 - Google Patents
テスト論理を制御するための構成レジスタおよびその方法Info
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- JPH06174801A JPH06174801A JP5198147A JP19814793A JPH06174801A JP H06174801 A JPH06174801 A JP H06174801A JP 5198147 A JP5198147 A JP 5198147A JP 19814793 A JP19814793 A JP 19814793A JP H06174801 A JPH06174801 A JP H06174801A
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/27—Built-in tests
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 テスト動作の間は組込みテスト論理を可能化
し、テスト動作をしない間はテスト論理を不能化する構
成レジスタ（２２）を提供する。 【構成】 可能化されると、テスト論理（１６）は正常
な状態にあり、不能化されるとテスト論理は低電力状態
にある。構成レジスタはテスト論理に制御信号を発生
し、制御信号は構成レジスタのキー入力（２４）および
リセット入力（２８）で受取られる信号に応答する。構
成レジスタのリセット入力がトリガされると、制御信号
はテスト論理を低電力状態に駆動する。キー入力に、予
め定められたデータパターンと一致する信号が与えられ
ると、制御信号はテスト論理を正常な状態に駆動する。
し、テスト動作をしない間はテスト論理を不能化する構
成レジスタ（２２）を提供する。 【構成】 可能化されると、テスト論理（１６）は正常
な状態にあり、不能化されるとテスト論理は低電力状態
にある。構成レジスタはテスト論理に制御信号を発生
し、制御信号は構成レジスタのキー入力（２４）および
リセット入力（２８）で受取られる信号に応答する。構
成レジスタのリセット入力がトリガされると、制御信号
はテスト論理を低電力状態に駆動する。キー入力に、予
め定められたデータパターンと一致する信号が与えられ
ると、制御信号はテスト論理を正常な状態に駆動する。
Description
【０００１】
【発明の分野】この発明は、電子構成要素上の組込みテ
スト論理を制御するためのシステムおよび方法に関し、
より特定的には、テストが行なわれていないときに組込
みテスト論理を不能化するためのシステムおよび方法に
関する。
スト論理を制御するためのシステムおよび方法に関し、
より特定的には、テストが行なわれていないときに組込
みテスト論理を不能化するためのシステムおよび方法に
関する。
【０００２】
【発明の背景】社会のコンピュータシステムおよびコン
ピュータ制御される装置への依存が高まるのにつれて、
このようなシステムを形成する構成要素の保全性（inte
grity）を確認することがますます重要になっている。
論理構成要素の保全性をテストする１つの方法は、一連
の乱数を構成要素の論理モジュールの入力へと伝送する
ステップと、モジュールによって発生された出力をデー
タ圧縮レジスタ（ＤＣＲ）にアキムレートするステップ
と、一連の数の全体が論理モジュールによって処理され
ると、ＤＣＲの出力特性（signature ）を予め定められ
た正しい特性と比較するステップとからなる。ＤＣＲ出
力特性が正しい特性と一致すれば、論理構成要素は適切
に機能しており、そうでなければ、これは不良である。
ピュータ制御される装置への依存が高まるのにつれて、
このようなシステムを形成する構成要素の保全性（inte
grity）を確認することがますます重要になっている。
論理構成要素の保全性をテストする１つの方法は、一連
の乱数を構成要素の論理モジュールの入力へと伝送する
ステップと、モジュールによって発生された出力をデー
タ圧縮レジスタ（ＤＣＲ）にアキムレートするステップ
と、一連の数の全体が論理モジュールによって処理され
ると、ＤＣＲの出力特性（signature ）を予め定められ
た正しい特性と比較するステップとからなる。ＤＣＲ出
力特性が正しい特性と一致すれば、論理構成要素は適切
に機能しており、そうでなければ、これは不良である。
【０００３】結果として、組込み自己テスト（ＢＩＳ
Ｔ）を与える論理構成要素のアーキテクチュアが開発さ
れている。このようなアーキテクチュアは、論理モジュ
ールに加えて、モジュールをテストするために要求され
るハードウェア（すなわち、擬似乱数発生器（ＰＲＮ
Ｇ）およびＤＣＲ）を含む。正常な動作の間、論理モジ
ュールは正常な入力からデータを受取り、データを正常
な出力に伝送する。テストの間、論理モジュールはＰＲ
ＮＧから入力を受け、その出力をＤＣＲに伝送する。
Ｔ）を与える論理構成要素のアーキテクチュアが開発さ
れている。このようなアーキテクチュアは、論理モジュ
ールに加えて、モジュールをテストするために要求され
るハードウェア（すなわち、擬似乱数発生器（ＰＲＮ
Ｇ）およびＤＣＲ）を含む。正常な動作の間、論理モジ
ュールは正常な入力からデータを受取り、データを正常
な出力に伝送する。テストの間、論理モジュールはＰＲ
ＮＧから入力を受け、その出力をＤＣＲに伝送する。
【０００４】現在のＢＩＳＴアーキテクチュアの１つの
不利益は、そこに組入れられるテスト論理が、システム
クロックによって駆動されると、論理モジュールがテス
トされているか否かに関わらず、電力を消費することで
ある。このような不必要な電力消費によって、ＢＩＳＴ
装備されたアーキテクチュアは、テスト論理を持たない
アーキテクチュアより、一般的に、よりエネルギー効率
が悪い。たとえば、６つのＢＩＳＴ装備された論理モジ
ュールを含むある回路では、テスト論理が約２．５ｐＦ
の電力負荷を加え、これが各々のクロックサイクルで、
約２３ｍＷのダイナミックパワーを消費する。
不利益は、そこに組入れられるテスト論理が、システム
クロックによって駆動されると、論理モジュールがテス
トされているか否かに関わらず、電力を消費することで
ある。このような不必要な電力消費によって、ＢＩＳＴ
装備されたアーキテクチュアは、テスト論理を持たない
アーキテクチュアより、一般的に、よりエネルギー効率
が悪い。たとえば、６つのＢＩＳＴ装備された論理モジ
ュールを含むある回路では、テスト論理が約２．５ｐＦ
の電力負荷を加え、これが各々のクロックサイクルで、
約２３ｍＷのダイナミックパワーを消費する。
【０００５】したがって、論理モジュールがテストされ
ていないときにテスト論理を不能化するＢＩＳＴアーキ
テクチュアを与えることが、明らかに望ましい。さら
に、テスト動作のためにはテスト論理を能動化するが、
正常な動作の間はあやまってテスト論理を能動化するこ
とのないような手段を与えることが望ましい。
ていないときにテスト論理を不能化するＢＩＳＴアーキ
テクチュアを与えることが、明らかに望ましい。さら
に、テスト動作のためにはテスト論理を能動化するが、
正常な動作の間はあやまってテスト論理を能動化するこ
とのないような手段を与えることが望ましい。
【０００６】
【発明の概要】この発明は、テスト論理を制御するため
の構成レジスタを提供する。テスト論理は、正常な状態
と低電力状態とを有する。構成レジスタは、キー信号を
受けるように配置されるキー入力と、リセット信号を受
けるように配置されるリセット入力と、テスト論理に結
合される出力とを含む。構成レジスタは、キー入力に結
合されるキー論理と、リセット入力と、出力とをさらに
含む。キー論理は、出力を介してテスト論理に、キー信
号およびリセット信号に応答する制御信号を発生する。
制御信号は、リセット入力がリセット信号によってトリ
ガされると、テスト論理を低電力状態に駆動し、制御信
号は、キー信号が予め定められたデータパターンと一致
すると、テスト論理を正常な状態に駆動する。
の構成レジスタを提供する。テスト論理は、正常な状態
と低電力状態とを有する。構成レジスタは、キー信号を
受けるように配置されるキー入力と、リセット信号を受
けるように配置されるリセット入力と、テスト論理に結
合される出力とを含む。構成レジスタは、キー入力に結
合されるキー論理と、リセット入力と、出力とをさらに
含む。キー論理は、出力を介してテスト論理に、キー信
号およびリセット信号に応答する制御信号を発生する。
制御信号は、リセット入力がリセット信号によってトリ
ガされると、テスト論理を低電力状態に駆動し、制御信
号は、キー信号が予め定められたデータパターンと一致
すると、テスト論理を正常な状態に駆動する。
【０００７】この発明は、組込みテスト論理を有する回
路配置をさらに提供し、テスト論理は、テスト動作が行
なわれていないときには、電力を節約するために不能化
され得る。回路配置は、論理モジュールおよびテスト論
理を有する論理構成要素を含み、テスト論理は論理モジ
ュールに結合され、正常な状態および低電力状態を有
し、さらにテスト論理を制御するための構成レジスタを
含む。構成レジスタは、キー信号を受けるように配置さ
れるキー入力と、リセット信号を受けるように配置され
るリセット入力と、テスト論理に結合される出力とを含
む。構成レジスタは、キー入力に結合されるキー論理
と、リセット入力と、出力とをさらに含む。キー論理
は、出力を介してテスト論理に、キー信号およびリセッ
ト信号に応答する制御信号を発生する。制御信号は、リ
セット入力がリセット信号によってトリガされると、テ
スト論理を低電力状態に駆動し、制御信号は、キー信号
が予め定められたデータパターンに一致すると、テスト
論理を正常な状態に駆動する。
路配置をさらに提供し、テスト論理は、テスト動作が行
なわれていないときには、電力を節約するために不能化
され得る。回路配置は、論理モジュールおよびテスト論
理を有する論理構成要素を含み、テスト論理は論理モジ
ュールに結合され、正常な状態および低電力状態を有
し、さらにテスト論理を制御するための構成レジスタを
含む。構成レジスタは、キー信号を受けるように配置さ
れるキー入力と、リセット信号を受けるように配置され
るリセット入力と、テスト論理に結合される出力とを含
む。構成レジスタは、キー入力に結合されるキー論理
と、リセット入力と、出力とをさらに含む。キー論理
は、出力を介してテスト論理に、キー信号およびリセッ
ト信号に応答する制御信号を発生する。制御信号は、リ
セット入力がリセット信号によってトリガされると、テ
スト論理を低電力状態に駆動し、制御信号は、キー信号
が予め定められたデータパターンに一致すると、テスト
論理を正常な状態に駆動する。
【０００８】この発明は、組込みテスト論理を含む回路
配置をさらに提供し、テスト論理は、テスト動作が行な
われていないときには、電力を節約するように不能化さ
れ得る。回路配置は、論理モジュールおよびテスト論理
を有する論理構成要素を含む。テスト論理は、論理モジ
ュールに結合され、正常な状態および低電力状態を有す
る。テスト論理はさらに、クロックポートを有する。テ
スト論理の状態は、クロックポートで与えられる制御信
号に応答する。回路配置は、テスト論理を制御するため
の構成レジスタをさらに含む。構成レジスタは、キー信
号を受けるように配置されたキー入力と、リセット信号
を受けるように配置されるリセット入力と、クロック信
号を受けるように配置されるクロック入力と、テスト論
理のクロックポートに結合される信号出力とを含む。構
成レジスタは、キー入力およびリセット入力に結合され
るキー論理をさらに含む。キー論理は、キー信号および
リセット信号に応答するモード信号を発生する。モード
信号は、リセット入力がリセット信号によってトリガさ
れると、ディスエーブル信号であり、キー信号が予め定
められたデータパターンに一致するときは、モード信号
はイネーブル信号である。構成レジスタは、その入力が
クロック入力およびキー論理に結合され、出力が信号出
力に結合される論理ゲートをさらに含む。論理ゲート
は、信号出力で、クロック信号およびモード信号に応答
する制御信号を発生する。制御信号は、モード信号がデ
ィスエーブル信号であるときには、テスト論理を低電力
状態に駆動し、制御信号は、モード信号がイネーブル信
号であるときには、テスト論理を正常な状態に駆動す
る。
配置をさらに提供し、テスト論理は、テスト動作が行な
われていないときには、電力を節約するように不能化さ
れ得る。回路配置は、論理モジュールおよびテスト論理
を有する論理構成要素を含む。テスト論理は、論理モジ
ュールに結合され、正常な状態および低電力状態を有す
る。テスト論理はさらに、クロックポートを有する。テ
スト論理の状態は、クロックポートで与えられる制御信
号に応答する。回路配置は、テスト論理を制御するため
の構成レジスタをさらに含む。構成レジスタは、キー信
号を受けるように配置されたキー入力と、リセット信号
を受けるように配置されるリセット入力と、クロック信
号を受けるように配置されるクロック入力と、テスト論
理のクロックポートに結合される信号出力とを含む。構
成レジスタは、キー入力およびリセット入力に結合され
るキー論理をさらに含む。キー論理は、キー信号および
リセット信号に応答するモード信号を発生する。モード
信号は、リセット入力がリセット信号によってトリガさ
れると、ディスエーブル信号であり、キー信号が予め定
められたデータパターンに一致するときは、モード信号
はイネーブル信号である。構成レジスタは、その入力が
クロック入力およびキー論理に結合され、出力が信号出
力に結合される論理ゲートをさらに含む。論理ゲート
は、信号出力で、クロック信号およびモード信号に応答
する制御信号を発生する。制御信号は、モード信号がデ
ィスエーブル信号であるときには、テスト論理を低電力
状態に駆動し、制御信号は、モード信号がイネーブル信
号であるときには、テスト論理を正常な状態に駆動す
る。
【０００９】この発明は、低電力状態および正常な状態
を有するテスト論理を制御する方法をさらに提供する。
この方法は、テスト論理に結合される構成レジスタを与
えるステップを含む。構成レジスタは、キー入力および
リセット入力を有し、テスト論理に制御信号を発生す
る。テスト論理の状態は、制御信号に応答する。この方
法は、予め定められたデータパターンに一致する信号が
構成レジスタのキー入力に与えられると、テスト論理を
正常な状態に駆動する制御信号を発生するステップと、
構成レジスタのリセット入力がトリガされると、テスト
論理を低電力状態に駆動する制御信号を発生するステッ
プとをさらに含む。
を有するテスト論理を制御する方法をさらに提供する。
この方法は、テスト論理に結合される構成レジスタを与
えるステップを含む。構成レジスタは、キー入力および
リセット入力を有し、テスト論理に制御信号を発生す
る。テスト論理の状態は、制御信号に応答する。この方
法は、予め定められたデータパターンに一致する信号が
構成レジスタのキー入力に与えられると、テスト論理を
正常な状態に駆動する制御信号を発生するステップと、
構成レジスタのリセット入力がトリガされると、テスト
論理を低電力状態に駆動する制御信号を発生するステッ
プとをさらに含む。
【００１０】新規であると考えられるこの発明の特徴
は、前掲の特許請求の範囲において特定的に述べられ
る。この発明は、そのさらなる目的および利点ととも
に、添付の図面に関連して以下の説明を参照することに
よって最もよく理解され得て、この図面のいくつかの図
において、同様の参照番号は同様の要素を識別する。
は、前掲の特許請求の範囲において特定的に述べられ
る。この発明は、そのさらなる目的および利点ととも
に、添付の図面に関連して以下の説明を参照することに
よって最もよく理解され得て、この図面のいくつかの図
において、同様の参照番号は同様の要素を識別する。
【００１１】
【好ましい実施例の詳細な説明】図１を参照すると、複
数個のＢＩＳＴ装備された論理構成要素１４を含む回路
配置１２が示される。論理構成要素１４は、システムク
ロック３０によって駆動される。論理構成要素１４の各
々は、正常な状態および低電力状態を有するテスト論理
１６を含む。正常な状態において、テスト論理１６は、
動作可能であり、それが動作不可能である低電力状態に
あるときより、多くの電力を消費する。
数個のＢＩＳＴ装備された論理構成要素１４を含む回路
配置１２が示される。論理構成要素１４は、システムク
ロック３０によって駆動される。論理構成要素１４の各
々は、正常な状態および低電力状態を有するテスト論理
１６を含む。正常な状態において、テスト論理１６は、
動作可能であり、それが動作不可能である低電力状態に
あるときより、多くの電力を消費する。
【００１２】テスト論理１６の状態は、導体１８を介し
て、テスト構成レジスタ２２の出力２０で伝送される制
御信号によって制御される。テスト論理１６は、制御信
号がクロックパルスを含むときには正常な状態にあり、
制御信号が論理ＬＯＷであるときには低電力状態にあ
る。
て、テスト構成レジスタ２２の出力２０で伝送される制
御信号によって制御される。テスト論理１６は、制御信
号がクロックパルスを含むときには正常な状態にあり、
制御信号が論理ＬＯＷであるときには低電力状態にあ
る。
【００１３】テスト構成レジスタ２２は、ＴＥＳＴ−Ｏ
ＮモードおよびＴＥＳＴ−ＯＦＦモードを有し、多ビッ
トキー入力２４に与えられるキー信号と、クロック入力
２６に与えられるクロック信号と、リセット入力２８に
与えられる外部リセット信号とに応答して動作する。リ
セット入力２８がトリガされると、テスト構成レジスタ
２２は、ＴＥＳＴ−ＯＦＦモードに入り、制御信号はＬ
ＯＷに駆動される。リセット入力２８は、たとえば、論
理ＨＩＧＨが外部リセット信号によってそれに与えられ
るときに、トリガされ得る。ＬＯＷ制御信号は、導体１
８を介してテスト論理１６に伝送され、テスト論理１６
を低電力状態に入らせる。
ＮモードおよびＴＥＳＴ−ＯＦＦモードを有し、多ビッ
トキー入力２４に与えられるキー信号と、クロック入力
２６に与えられるクロック信号と、リセット入力２８に
与えられる外部リセット信号とに応答して動作する。リ
セット入力２８がトリガされると、テスト構成レジスタ
２２は、ＴＥＳＴ−ＯＦＦモードに入り、制御信号はＬ
ＯＷに駆動される。リセット入力２８は、たとえば、論
理ＨＩＧＨが外部リセット信号によってそれに与えられ
るときに、トリガされ得る。ＬＯＷ制御信号は、導体１
８を介してテスト論理１６に伝送され、テスト論理１６
を低電力状態に入らせる。
【００１４】テスト構成レジスタ２２は、有効なキー信
号がキー入力２４で与えられるまでは、ＴＥＳＴ−ＯＦ
Ｆモードのままであり、テスト論理１６にＬＯＷ制御信
号を発生する。有効なキー信号とは、予め定められたデ
ータパターンに一致する信号である。有効なキー信号が
受取られると、テスト構成レジスタはＴＥＳＴ−ＯＮモ
ードに入る。ＴＥＳＴ−ＯＮモードにおいて、テスト構
成レジスタ２２は、現在クロック入力２６で受取られて
いる信号に応答する制御信号を発生する。クロック入力
２６で与えられる信号がクロック信号であり、かつテス
ト構成レジスタ２２がＴＥＳＴ−ＯＮモードにあるとき
には、クロックパルスを含む制御信号は、導体１８を介
してテスト論理１６に伝送され、これは正常な状態で動
作可能になる。テスト構成レジスタ２２が、ＴＥＳＴ−
ＯＮモードにあるときには、テスト論理１６は、システ
ムクロック３０によって、または第２のクロック信号ソ
ース３１によって、クロック入力２６で与えられるクロ
ックパルスによって駆動され得る。
号がキー入力２４で与えられるまでは、ＴＥＳＴ−ＯＦ
Ｆモードのままであり、テスト論理１６にＬＯＷ制御信
号を発生する。有効なキー信号とは、予め定められたデ
ータパターンに一致する信号である。有効なキー信号が
受取られると、テスト構成レジスタはＴＥＳＴ−ＯＮモ
ードに入る。ＴＥＳＴ−ＯＮモードにおいて、テスト構
成レジスタ２２は、現在クロック入力２６で受取られて
いる信号に応答する制御信号を発生する。クロック入力
２６で与えられる信号がクロック信号であり、かつテス
ト構成レジスタ２２がＴＥＳＴ−ＯＮモードにあるとき
には、クロックパルスを含む制御信号は、導体１８を介
してテスト論理１６に伝送され、これは正常な状態で動
作可能になる。テスト構成レジスタ２２が、ＴＥＳＴ−
ＯＮモードにあるときには、テスト論理１６は、システ
ムクロック３０によって、または第２のクロック信号ソ
ース３１によって、クロック入力２６で与えられるクロ
ックパルスによって駆動され得る。
【００１５】この発明のある実施例に従えば、クロック
入力２６はまた、回路配置１２のＶｃｃピンに結合され
得る。たとえば、回路配置１２のＶｃｃピンは、ＯＲゲ
ートの一方の入力に結合され得て、システムクロック３
０またはクロック信号ソース３１は、ＯＲゲートの他方
の入力に結合され得る。ＯＲゲートの出力信号は、クロ
ック入力２６に与えられ得る。このように構成された場
合、クロック入力２６に与えられる信号は、配置１２の
ＶｃｃピンがＬＯＷであれば、クロック信号のみであ
る。テスト構成レジスタ２２がクロック信号を発生し、
テスト論理１６を活性化するのは、テスト構成レジスタ
２２がＴＥＳＴ−ＯＮモードにあり、かつクロック信号
がクロック入力２６に与えられるときのみなので、テス
ト論理１６は、ＨＩＧＨが配置１２のＶｃｃピンに与え
られる限りは、テスト構成レジスタ２２のモードに関わ
らず、低電力状態に維持される。典型的には、回路の正
常な動作の間、回路のＶｃｃピンでＨＩＧＨを与えるこ
とが必要であるため、テスト論理１６は、回路配置１２
が正常な動作にあるとき、テスト構成レジスタ２２のモ
ードに関わらず、低電力状態に保たれる。
入力２６はまた、回路配置１２のＶｃｃピンに結合され
得る。たとえば、回路配置１２のＶｃｃピンは、ＯＲゲ
ートの一方の入力に結合され得て、システムクロック３
０またはクロック信号ソース３１は、ＯＲゲートの他方
の入力に結合され得る。ＯＲゲートの出力信号は、クロ
ック入力２６に与えられ得る。このように構成された場
合、クロック入力２６に与えられる信号は、配置１２の
ＶｃｃピンがＬＯＷであれば、クロック信号のみであ
る。テスト構成レジスタ２２がクロック信号を発生し、
テスト論理１６を活性化するのは、テスト構成レジスタ
２２がＴＥＳＴ−ＯＮモードにあり、かつクロック信号
がクロック入力２６に与えられるときのみなので、テス
ト論理１６は、ＨＩＧＨが配置１２のＶｃｃピンに与え
られる限りは、テスト構成レジスタ２２のモードに関わ
らず、低電力状態に維持される。典型的には、回路の正
常な動作の間、回路のＶｃｃピンでＨＩＧＨを与えるこ
とが必要であるため、テスト論理１６は、回路配置１２
が正常な動作にあるとき、テスト構成レジスタ２２のモ
ードに関わらず、低電力状態に保たれる。
【００１６】テスト構成レジスタ２２がＴＥＳＴ−ＯＦ
Ｆモードにあり、かつキー入力２４に与えられるキー信
号が予め定められたデータパターンに一致しなければ、
キー信号は有効ではなく、テスト構成レジスタ２２はＴ
ＥＳＴ−ＯＦＦモードに維持される。キー入力２４で与
えられるキー信号が、特定の予め定められたデータパタ
ーンに一致するとき、ＴＥＳＴ−ＯＮモードに切換える
だけで、テスト構成レジスタ２２が、意図しないのにＴ
ＥＳＴ−ＯＮモードに切換わる可能性は、実質的に減じ
られる。したがって、たとえば、任意のデータが、誤っ
てまたは偶発的にキー入力２４で与えられても、テスト
構成レジスタ２２はＴＥＳＴ−ＯＦＦモードに維持され
る。
Ｆモードにあり、かつキー入力２４に与えられるキー信
号が予め定められたデータパターンに一致しなければ、
キー信号は有効ではなく、テスト構成レジスタ２２はＴ
ＥＳＴ−ＯＦＦモードに維持される。キー入力２４で与
えられるキー信号が、特定の予め定められたデータパタ
ーンに一致するとき、ＴＥＳＴ−ＯＮモードに切換える
だけで、テスト構成レジスタ２２が、意図しないのにＴ
ＥＳＴ−ＯＮモードに切換わる可能性は、実質的に減じ
られる。したがって、たとえば、任意のデータが、誤っ
てまたは偶発的にキー入力２４で与えられても、テスト
構成レジスタ２２はＴＥＳＴ−ＯＦＦモードに維持され
る。
【００１７】図２を参照して、システム構成要素１４の
テスト論理１６が、より詳細に図示される。テスト構成
レジスタ２２は、導体１８によってテスト論理１６に結
合される。この発明の好ましい実施例に従えば、テスト
論理１６は、ＤＣＲ６０、マルチプレクサ５６、および
ＰＲＮＧ５８を含む。テスト構成レジスタ２２の動作
は、特定のテスト論理構成要素を参照して説明される
が、テスト構成レジスタ２２は、低電力状態を有するい
かなるテスト論理構成要素をも制御するために、用いら
れ得る。
テスト論理１６が、より詳細に図示される。テスト構成
レジスタ２２は、導体１８によってテスト論理１６に結
合される。この発明の好ましい実施例に従えば、テスト
論理１６は、ＤＣＲ６０、マルチプレクサ５６、および
ＰＲＮＧ５８を含む。テスト構成レジスタ２２の動作
は、特定のテスト論理構成要素を参照して説明される
が、テスト構成レジスタ２２は、低電力状態を有するい
かなるテスト論理構成要素をも制御するために、用いら
れ得る。
【００１８】一般に、テスト構成レジスタ２２は、それ
が用いられていないときにはテスト論理１６を不能化
し、テスト論理１６が、自己テスト、自己チェック、単
一ステップテスト、および間隔テスト等のテスト動作を
実行するのに必要とされるときには、テスト論理１６に
クロック信号経路を与える。テスト論理１６の使用に先
立って、テスト構成レジスタ２２は、有効なキー信号を
キー入力２４に与えることによって、ＴＥＳＴ−ＯＮモ
ードに置かれる。テスト動作が完了すると、テスト構成
レジスタ２２は、リセット入力２８をトリガすることに
よってＴＥＳＴ−ＯＦＦモードに置かれ、したがってテ
スト論理１６を低電力状態に置く。
が用いられていないときにはテスト論理１６を不能化
し、テスト論理１６が、自己テスト、自己チェック、単
一ステップテスト、および間隔テスト等のテスト動作を
実行するのに必要とされるときには、テスト論理１６に
クロック信号経路を与える。テスト論理１６の使用に先
立って、テスト構成レジスタ２２は、有効なキー信号を
キー入力２４に与えることによって、ＴＥＳＴ−ＯＮモ
ードに置かれる。テスト動作が完了すると、テスト構成
レジスタ２２は、リセット入力２８をトリガすることに
よってＴＥＳＴ−ＯＦＦモードに置かれ、したがってテ
スト論理１６を低電力状態に置く。
【００１９】テスト論理１６は、ＢＩＳＴ装備された論
理構成要素１４内に配置され、これは、テスト論理１６
に加えて、論理モジュール５０を含む。論理モジュール
５０は、システムクロック３０によって駆動され、正常
入力信号ソース５４および正常処理された信号受信機５
２に結合される。
理構成要素１４内に配置され、これは、テスト論理１６
に加えて、論理モジュール５０を含む。論理モジュール
５０は、システムクロック３０によって駆動され、正常
入力信号ソース５４および正常処理された信号受信機５
２に結合される。
【００２０】正常信号ソース５４および正常処理された
信号受信機５２は、一般に、所与のアプリケーションに
おいて論理モジュール５０が相互作用する電子構成要素
および回路を表す。これらの構成要素の性質および論理
は、実行されるアプリケーションに従って異なる。信号
ソース５４は、これらがシステムクロック３０によって
駆動されるにつれて、状態を変える。たとえば、信号ソ
ース５４は、システムクロック３０によって駆動される
プログラムされたマイクロプロセッサを含み得る。クロ
ック３０の各々のサイクルで、マイクロプロセッサは命
令を実行し、マイクロプロセッサのプログラムカウンタ
は、増分して、実行されるべき次の命令を指す。命令の
実行によって、信号ソース５４の構成要素の状態は変化
する。
信号受信機５２は、一般に、所与のアプリケーションに
おいて論理モジュール５０が相互作用する電子構成要素
および回路を表す。これらの構成要素の性質および論理
は、実行されるアプリケーションに従って異なる。信号
ソース５４は、これらがシステムクロック３０によって
駆動されるにつれて、状態を変える。たとえば、信号ソ
ース５４は、システムクロック３０によって駆動される
プログラムされたマイクロプロセッサを含み得る。クロ
ック３０の各々のサイクルで、マイクロプロセッサは命
令を実行し、マイクロプロセッサのプログラムカウンタ
は、増分して、実行されるべき次の命令を指す。命令の
実行によって、信号ソース５４の構成要素の状態は変化
する。
【００２１】論理モジュール５０は、従来のプログラム
可能な論理アレイであり得て、一般に入力ポート６２お
よび出力ポート６４を含む。論理モジュール５０は、出
力ポート６４で、入力ポート６２に与えられる入力信号
に応答する出力信号を発生するように設計される。論理
モジュール５０の入力および出力信号の間の関係は、論
理モジュール５０によって実行される特定の機能によっ
て定められ、これは、各々のアプリケーションに従って
異なる。入力ポート６２は、マルチプレクサ５６の出力
ポート６６に接続される。
可能な論理アレイであり得て、一般に入力ポート６２お
よび出力ポート６４を含む。論理モジュール５０は、出
力ポート６４で、入力ポート６２に与えられる入力信号
に応答する出力信号を発生するように設計される。論理
モジュール５０の入力および出力信号の間の関係は、論
理モジュール５０によって実行される特定の機能によっ
て定められ、これは、各々のアプリケーションに従って
異なる。入力ポート６２は、マルチプレクサ５６の出力
ポート６６に接続される。
【００２２】論理モジュール５０の出力ポート６４は、
ＤＣＲ６０のデータ入力ポート６８と、処理された信号
受信機５２とに接続される。入力ポート６２で与えられ
る信号に応答して、論理モジュール５０は、出力ポート
６４で出力信号を伝送する。出力信号は、それに応答し
て動作する処理された信号受信機５２に伝送される。上
述のように、処理された信号受信機５２によって表され
る構成要素および特定の回路は、扱われる特定のアプリ
ケーションに基づいて異なる。
ＤＣＲ６０のデータ入力ポート６８と、処理された信号
受信機５２とに接続される。入力ポート６２で与えられ
る信号に応答して、論理モジュール５０は、出力ポート
６４で出力信号を伝送する。出力信号は、それに応答し
て動作する処理された信号受信機５２に伝送される。上
述のように、処理された信号受信機５２によって表され
る構成要素および特定の回路は、扱われる特定のアプリ
ケーションに基づいて異なる。
【００２３】ＤＣＲ６０は、低電力状態を有するデータ
圧縮レジスタである。ＤＣＲは一般に、データ入力ポー
ト６８、フィードバック入力ポート７０、信号アウトポ
ート７２、フィードバックアウトポート７４、クロック
入力７６、および読出し入力７８を含む。ＬＯＷがクロ
ック入力７６で与えられるときは、ＤＣＲ６０は低電力
状態にある。タイミング信号がクロック入力７６で与え
られるときは、ＤＣＲ６０は正常な状態にある。正常な
状態において、読出し入力７８で与えられる信号は、タ
イミング信号の影響を定める。具体的には、読出し入力
７８がＬＯＷの間、データ入力ポート６８で与えられる
データは、クロック入力７６に与えられる各々のパルス
で、ＤＣＲ６０の現在の内容と組合わされ、シフトされ
る。フィードバックアウトポート７４から入力ポート７
０への線型シフトフィードバックによって、前の組合わ
せの結果がまた、入力ポート６８からのデータと組合わ
される。読出し入力７８で論理ＨＩＧＨが与えられる
間、ＤＣＲ６０の現在の内容は、クロック入力７６にク
ロックパルスを与えることによってアクセスされる。各
々のパルスで、ＤＣＲ６０の内容の１つのビットが、信
号アウトポート７２で利用可能にされる。信号アウトポ
ート７２でこのように出力されたビットのシーケンス
は、出力特性を含み、これは予め定められた正しい特性
と比較され得る。
圧縮レジスタである。ＤＣＲは一般に、データ入力ポー
ト６８、フィードバック入力ポート７０、信号アウトポ
ート７２、フィードバックアウトポート７４、クロック
入力７６、および読出し入力７８を含む。ＬＯＷがクロ
ック入力７６で与えられるときは、ＤＣＲ６０は低電力
状態にある。タイミング信号がクロック入力７６で与え
られるときは、ＤＣＲ６０は正常な状態にある。正常な
状態において、読出し入力７８で与えられる信号は、タ
イミング信号の影響を定める。具体的には、読出し入力
７８がＬＯＷの間、データ入力ポート６８で与えられる
データは、クロック入力７６に与えられる各々のパルス
で、ＤＣＲ６０の現在の内容と組合わされ、シフトされ
る。フィードバックアウトポート７４から入力ポート７
０への線型シフトフィードバックによって、前の組合わ
せの結果がまた、入力ポート６８からのデータと組合わ
される。読出し入力７８で論理ＨＩＧＨが与えられる
間、ＤＣＲ６０の現在の内容は、クロック入力７６にク
ロックパルスを与えることによってアクセスされる。各
々のパルスで、ＤＣＲ６０の内容の１つのビットが、信
号アウトポート７２で利用可能にされる。信号アウトポ
ート７２でこのように出力されたビットのシーケンス
は、出力特性を含み、これは予め定められた正しい特性
と比較され得る。
【００２４】マルチプレクサ５６は一般に、複数個の入
力ポート８０および８２、ソース選択ポート８４、およ
び出力ポート６６を含む。ソース選択ポート８４で与え
られた信号は、マルチプレクサ５６のどの入力ポートが
出力ポート６６に結合されるかを定める。具体的には、
論理ＬＯＷがソース選択ポート８４で与えられるとき
は、入力ポート８０が出力ポート６６に結合される。逆
に、論理ＨＩＧＨがソース選択ポート８４で与えられる
ときは、入力ポート８２が出力ポート６６に結合され
る。出力ポート６６は、ＰＲＮＧ５８の入力ポート８５
および論理モジュール５０の入力ポート６２に接続され
る。入力ポート８０は信号ソース５４に接続され、入力
ポート８２はＰＲＮＧ５８の出力ポート８６に接続され
る。
力ポート８０および８２、ソース選択ポート８４、およ
び出力ポート６６を含む。ソース選択ポート８４で与え
られた信号は、マルチプレクサ５６のどの入力ポートが
出力ポート６６に結合されるかを定める。具体的には、
論理ＬＯＷがソース選択ポート８４で与えられるとき
は、入力ポート８０が出力ポート６６に結合される。逆
に、論理ＨＩＧＨがソース選択ポート８４で与えられる
ときは、入力ポート８２が出力ポート６６に結合され
る。出力ポート６６は、ＰＲＮＧ５８の入力ポート８５
および論理モジュール５０の入力ポート６２に接続され
る。入力ポート８０は信号ソース５４に接続され、入力
ポート８２はＰＲＮＧ５８の出力ポート８６に接続され
る。
【００２５】ＰＲＮＧ５８は、低電力状態を有する擬似
乱数発生器であり、一般にクロック入力８８、入力ポー
ト８５、および出力ポート８６を含む。クロック入力８
８にＬＯＷが与えられるとき、ＰＲＮＧ５８は低電力状
態にある。クロック入力８８にパルスが与えられるとき
は、ＰＲＮＧ５８は正常な状態に入り、ポート８６で乱
数を発生する。ＰＲＮＧ５８は、その前の出力と再シー
ドされ、入力ポート８５を介して再循環される。
乱数発生器であり、一般にクロック入力８８、入力ポー
ト８５、および出力ポート８６を含む。クロック入力８
８にＬＯＷが与えられるとき、ＰＲＮＧ５８は低電力状
態にある。クロック入力８８にパルスが与えられるとき
は、ＰＲＮＧ５８は正常な状態に入り、ポート８６で乱
数を発生する。ＰＲＮＧ５８は、その前の出力と再シー
ドされ、入力ポート８５を介して再循環される。
【００２６】マルチプレクサ５６およびＤＣＲ６０は、
その内容がここに引用により援用される、マイク・ペド
ノー（Mike Pedneau）名義で、同日に出願された、「自
己チェックを備えたプログラム可能な論理システム」
（Programmable Logic Systemwith Self-checking）と
題される同時係属中の出願、米国特許出願連続番号第 号
に開示される構成制御９０によって、好ましくは制御さ
れる。その代わりに、論理構成要素１４は、従来のＢＩ
ＳＴ装備された論理構成要素であってもよく、マルチプ
レクサ５６およびＤＣＲ６０は、それぞれソース選択ポ
ート８４および読出し入力７８を介して、一致して制御
される。
その内容がここに引用により援用される、マイク・ペド
ノー（Mike Pedneau）名義で、同日に出願された、「自
己チェックを備えたプログラム可能な論理システム」
（Programmable Logic Systemwith Self-checking）と
題される同時係属中の出願、米国特許出願連続番号第 号
に開示される構成制御９０によって、好ましくは制御さ
れる。その代わりに、論理構成要素１４は、従来のＢＩ
ＳＴ装備された論理構成要素であってもよく、マルチプ
レクサ５６およびＤＣＲ６０は、それぞれソース選択ポ
ート８４および読出し入力７８を介して、一致して制御
される。
【００２７】この発明の好ましい実施例に従えば、論理
モジュール５０の入力ソースおよびＤＣＲ６０の読出し
状態は、構成制御９０によってそれぞれソース選択ポー
ト８４および読出し入力７８に与えられる信号を介し
て、独立的に選択可能である。マルチプレクサ５６およ
びＤＣＲ６０の制御を切離すことによって、テスト論理
１６は自己チェック（論理構成要素１４の外部にある構
成要素の確認）および自己テスト（論理構成要素１４の
内部論理である論理モジュール５０の確認）を行なって
もよく、従来のＢＩＳＴ装備されたアーキテクチュアで
は利用可能でない進歩した確認特徴を与え得る。
モジュール５０の入力ソースおよびＤＣＲ６０の読出し
状態は、構成制御９０によってそれぞれソース選択ポー
ト８４および読出し入力７８に与えられる信号を介し
て、独立的に選択可能である。マルチプレクサ５６およ
びＤＣＲ６０の制御を切離すことによって、テスト論理
１６は自己チェック（論理構成要素１４の外部にある構
成要素の確認）および自己テスト（論理構成要素１４の
内部論理である論理モジュール５０の確認）を行なって
もよく、従来のＢＩＳＴ装備されたアーキテクチュアで
は利用可能でない進歩した確認特徴を与え得る。
【００２８】構成制御９０は、マルチプレクサ５６およ
びＤＣＲ６０を制御して、従来のＢＩＳＴ回路によって
与えられるモードをエミュレートし得る。たとえば、Ｄ
ＣＲ６０の読出し入力７８に構成制御９０によってＨＩ
ＧＨが与えられる一方、マルチプレクサ５６のソース選
択ポート８４に論理ＬＯＷが与えられ得る。このように
構成されるので、データはＤＣＲ６０に影響を与えるこ
となく、論理モジュール５０を介して信号ソース５４か
ら、処理された信号受信機５２へと流れる。ＤＣＲ６０
およびＰＲＮＧ５８はこのモードでは使用されないた
め、テスト構成レジスタ２２は、クロック入力７６およ
び８８でＬＯＷを与え、ＤＣＲ６０およびＰＲＮＧ５８
を不能化し、さもなければ消費するであろうエネルギを
節約し得る。
びＤＣＲ６０を制御して、従来のＢＩＳＴ回路によって
与えられるモードをエミュレートし得る。たとえば、Ｄ
ＣＲ６０の読出し入力７８に構成制御９０によってＨＩ
ＧＨが与えられる一方、マルチプレクサ５６のソース選
択ポート８４に論理ＬＯＷが与えられ得る。このように
構成されるので、データはＤＣＲ６０に影響を与えるこ
となく、論理モジュール５０を介して信号ソース５４か
ら、処理された信号受信機５２へと流れる。ＤＣＲ６０
およびＰＲＮＧ５８はこのモードでは使用されないた
め、テスト構成レジスタ２２は、クロック入力７６およ
び８８でＬＯＷを与え、ＤＣＲ６０およびＰＲＮＧ５８
を不能化し、さもなければ消費するであろうエネルギを
節約し得る。
【００２９】構成制御９０によってＤＣＲ６０の読出し
入力７８にＬＯＷが与えられる一方、テスト論理モジュ
ール５０に、マルチプレクサ５６のソース選択ポート８
４で論理ＨＩＧＨが与えられ得る。有効なキー信号が、
キー入力２４に与えられ、テスト構成レジスタをＴＥＳ
Ｔ−ＯＮモードに置き、クロックパルスがクロック入力
２６に与えられる。このように構成されると、クロック
パルスがテスト構成レジスタ２２を介して、導体１８を
渡ってクロック入力７６および８８に与えられるので、
データはＰＲＮＧ５８から論理モジュール５０を介して
流れ、入力ポート６８でＤＣＲ６０へと読出される。予
め定められた数のサイクルの後、ＤＣＲ６０の特性は、
ポート７２を介して予め定められた正しい特性と比べら
れ、上述のように論理モジュール５０の内部保全性を確
証し得る。
入力７８にＬＯＷが与えられる一方、テスト論理モジュ
ール５０に、マルチプレクサ５６のソース選択ポート８
４で論理ＨＩＧＨが与えられ得る。有効なキー信号が、
キー入力２４に与えられ、テスト構成レジスタをＴＥＳ
Ｔ−ＯＮモードに置き、クロックパルスがクロック入力
２６に与えられる。このように構成されると、クロック
パルスがテスト構成レジスタ２２を介して、導体１８を
渡ってクロック入力７６および８８に与えられるので、
データはＰＲＮＧ５８から論理モジュール５０を介して
流れ、入力ポート６８でＤＣＲ６０へと読出される。予
め定められた数のサイクルの後、ＤＣＲ６０の特性は、
ポート７２を介して予め定められた正しい特性と比べら
れ、上述のように論理モジュール５０の内部保全性を確
証し得る。
【００３０】テスト構成レジスタ２２はまた、自己チェ
ックを行なうのにテスト論理１６が要求されるとき、Ｔ
ＥＳＴ−ＯＮモードに置かれ得る。たとえば、構成制御
９０は、ソース選択ポート８４で論理ＬＯＷを与える一
方で、読出し入力７８で論理ＬＯＷを与え得る。この構
成において、データは信号ソース５４から論理モジュー
ル５０を介して、処理された信号受信機５２へと流れ、
正常なシステムの動作を可能にする。正常の動作を妨げ
ることなく、ＤＣＲ６０は、論理モジュール５０の出力
ポート６４で発生されたデータを読出し、圧縮し、これ
はＤＣＲ６０が、テスト構成レジスタ２２を介して与え
られたクロック信号によって駆動されるからである。予
め定められた数のクロックサイクルの後、構成制御９０
は次に読出し入力７８で論理ＨＩＧＨを与え、クロック
入力７６はパルス化され、信号アウトポート７２で出力
特性を与えるだろう。出力特性は、予め定められた正し
い特性と比較され、エラーが起こったかどうかを定め
る。出力特性が予め定められた正しい特性と一致しなけ
れば、論理モジュール５０内のエラー、信号ソース５４
内のエラー、またはその両方を示す。
ックを行なうのにテスト論理１６が要求されるとき、Ｔ
ＥＳＴ−ＯＮモードに置かれ得る。たとえば、構成制御
９０は、ソース選択ポート８４で論理ＬＯＷを与える一
方で、読出し入力７８で論理ＬＯＷを与え得る。この構
成において、データは信号ソース５４から論理モジュー
ル５０を介して、処理された信号受信機５２へと流れ、
正常なシステムの動作を可能にする。正常の動作を妨げ
ることなく、ＤＣＲ６０は、論理モジュール５０の出力
ポート６４で発生されたデータを読出し、圧縮し、これ
はＤＣＲ６０が、テスト構成レジスタ２２を介して与え
られたクロック信号によって駆動されるからである。予
め定められた数のクロックサイクルの後、構成制御９０
は次に読出し入力７８で論理ＨＩＧＨを与え、クロック
入力７６はパルス化され、信号アウトポート７２で出力
特性を与えるだろう。出力特性は、予め定められた正し
い特性と比較され、エラーが起こったかどうかを定め
る。出力特性が予め定められた正しい特性と一致しなけ
れば、論理モジュール５０内のエラー、信号ソース５４
内のエラー、またはその両方を示す。
【００３１】テスト構成レジスタ２２はまた、単一ステ
ップのチェックを行なうのにテスト論理１６が要求され
るとき、ＴＥＳＴ−ＯＮモードに置かれる。単一ステッ
プのチェックによって、システムクロック３０の各々の
サイクルの後、入力信号ソース５４の確認が可能にな
る。単一ステップのチェックを始めるために、テスト構
成レジスタ２２は、有効なキー信号をキー入力２４に与
えることによって、ＴＥＳＴ−ＯＮモードに置かれる。
次に構成制御９０は、読出し入力７８に論理ＬＯＷを与
える。論理ＬＯＷは、構成制御９０によってソース選択
ポート８４に与えられ、データが信号ソース５４から論
理モジュール５０へと流れるのを可能にする。システム
クロック３０の第１のサイクルで、ソース５４の状態が
変えられ、新しい状態を示すデータが、ソース５４から
マルチプレクサ５６を介して、入力ポート６２に伝送さ
れる。入力ポート６２でのデータは、論理モジュール５
０の内部論理に従って操作され、処理された信号受信機
５２に伝送される。クロック入力７６に、テスト構成レ
ジスタ２２を介してパルスが与えられ、論理構成要素で
の出力をＤＣＲ６０へと読出させる。論理ＨＩＧＨは、
構成制御９０によって読出し入力７８に与えられ、テス
ト構成レジスタ２２を介して、クロック入力７６にパル
スが与えられ、信号アウトポート７２でＤＣＲ６０の現
在の出力特性を生じる。この出力特性は、次に予め定め
られた正しい特性と比較され、クロック３０の第１のサ
イクルの間にエラーが起こらなかったことを確認する。
ップのチェックを行なうのにテスト論理１６が要求され
るとき、ＴＥＳＴ−ＯＮモードに置かれる。単一ステッ
プのチェックによって、システムクロック３０の各々の
サイクルの後、入力信号ソース５４の確認が可能にな
る。単一ステップのチェックを始めるために、テスト構
成レジスタ２２は、有効なキー信号をキー入力２４に与
えることによって、ＴＥＳＴ−ＯＮモードに置かれる。
次に構成制御９０は、読出し入力７８に論理ＬＯＷを与
える。論理ＬＯＷは、構成制御９０によってソース選択
ポート８４に与えられ、データが信号ソース５４から論
理モジュール５０へと流れるのを可能にする。システム
クロック３０の第１のサイクルで、ソース５４の状態が
変えられ、新しい状態を示すデータが、ソース５４から
マルチプレクサ５６を介して、入力ポート６２に伝送さ
れる。入力ポート６２でのデータは、論理モジュール５
０の内部論理に従って操作され、処理された信号受信機
５２に伝送される。クロック入力７６に、テスト構成レ
ジスタ２２を介してパルスが与えられ、論理構成要素で
の出力をＤＣＲ６０へと読出させる。論理ＨＩＧＨは、
構成制御９０によって読出し入力７８に与えられ、テス
ト構成レジスタ２２を介して、クロック入力７６にパル
スが与えられ、信号アウトポート７２でＤＣＲ６０の現
在の出力特性を生じる。この出力特性は、次に予め定め
られた正しい特性と比較され、クロック３０の第１のサ
イクルの間にエラーが起こらなかったことを確認する。
【００３２】論理ＬＯＷが、構成制御９０によって読出
し入力７８に再び与えられ、システムクロック３０は第
２のサイクルを実行する。システムクロック３０の第２
のサイクルで、ソース５４の状態が再び変えられ、新し
い状態を示すデータが、ソース５４からマルチプレクサ
５６を介して、入力ポート６２に伝送される。入力ポー
ト６２でのデータは、論理モジュール５０の内部論理に
従って、操作され、処理された信号受信機５２に伝送さ
れる。テスト構成レジスタ２２を介してクロック入力７
６に、パルスが与えられ、論理モジュール５０の出力が
ＤＣＲ６０に読出され、ＤＣＲ６０の前の内容と組合わ
されることを引起こす。構成制御９０は次に、読出し入
力７８に論理ＨＩＧＨを与え、クロック入力７６にパル
スが与えられ、信号アウトポート７２でＤＣＲ６０の現
在の特性を生じる。この特性は次に、第２の正しい特性
と比較され、クロック３０の第２のサイクルの間にエラ
ーが起こらなかったことを確認する。これらのステップ
が繰返され、入力ソース５４および論理モジュール５０
の保全性が、システムクロック３０の各々のサイクルで
確認され得る。
し入力７８に再び与えられ、システムクロック３０は第
２のサイクルを実行する。システムクロック３０の第２
のサイクルで、ソース５４の状態が再び変えられ、新し
い状態を示すデータが、ソース５４からマルチプレクサ
５６を介して、入力ポート６２に伝送される。入力ポー
ト６２でのデータは、論理モジュール５０の内部論理に
従って、操作され、処理された信号受信機５２に伝送さ
れる。テスト構成レジスタ２２を介してクロック入力７
６に、パルスが与えられ、論理モジュール５０の出力が
ＤＣＲ６０に読出され、ＤＣＲ６０の前の内容と組合わ
されることを引起こす。構成制御９０は次に、読出し入
力７８に論理ＨＩＧＨを与え、クロック入力７６にパル
スが与えられ、信号アウトポート７２でＤＣＲ６０の現
在の特性を生じる。この特性は次に、第２の正しい特性
と比較され、クロック３０の第２のサイクルの間にエラ
ーが起こらなかったことを確認する。これらのステップ
が繰返され、入力ソース５４および論理モジュール５０
の保全性が、システムクロック３０の各々のサイクルで
確認され得る。
【００３３】上述の単一ステップのチェックプロセスを
実行するために、クロック入力２６は、信号ソース５４
に影響を与えないタイミングソースによって駆動されな
くてはならない。したがって、クロック３１を用いて、
テスト構成レジスタ２２を介して、クロック入力７６を
駆動するか、または回路を設けて、ＤＣＲ６０の出力特
性を発生するために要求されるサイクルの間、信号ソー
ス５４からシステムクロック３０を切離す。
実行するために、クロック入力２６は、信号ソース５４
に影響を与えないタイミングソースによって駆動されな
くてはならない。したがって、クロック３１を用いて、
テスト構成レジスタ２２を介して、クロック入力７６を
駆動するか、または回路を設けて、ＤＣＲ６０の出力特
性を発生するために要求されるサイクルの間、信号ソー
ス５４からシステムクロック３０を切離す。
【００３４】テスト構成レジスタ２２はまた、間隔チェ
ックを実行するためにテスト論理１６が要求されると
き、ＴＥＳＴ−ＯＮモードに置かれ、このとき信号ソー
ス５４は、システムクロック３０の毎ｎ番目のサイクル
でチェックされる。たとえば、上述の単一ステップのプ
ロセスは、クロック３０の毎２０番目のサイクルの後シ
ステムがチェックされるように変更されてもよい。この
ように構成されると、システムクロック３０の２０番目
のサイクルまで、論理ＬＯＷが、構成制御９０によって
読出し入力７８に与えられる。構成制御９０は次に、読
出し入力７８に論理ＨＩＧＨを与える。クロック３０の
次のサイクルが、クロック入力７６に与えられ、信号ア
ウトポート７２で出力特性を生じる。特性が生じられる
と、システムクロック３０の４０番目のサイクルまで、
構成制御９０は、再び論理ＬＯＷを読出し入力７８に与
え、このとき上述のプロセスが繰返される。間隔チェッ
クは、論理モジュール５０のリアルタイム動作の間に、
システムクロック３０によって駆動されながら、実行さ
れ得るという点で、有利である。しかしながら、間隔チ
ェックは、出力特性を発生するために用いられるクロッ
クサイクルの間に論理モジュール５０によって発生され
る出力がいかなる出力特性においても反映されないとい
う点で、単一ステップのテストほど完全ではない。加え
て、その実行がエラーを引起こす特定の命令は、その間
にエラーが発生する間隔に対応する命令の範囲は識別さ
れ得るが、間隔テストによって検出可能ではない。
ックを実行するためにテスト論理１６が要求されると
き、ＴＥＳＴ−ＯＮモードに置かれ、このとき信号ソー
ス５４は、システムクロック３０の毎ｎ番目のサイクル
でチェックされる。たとえば、上述の単一ステップのプ
ロセスは、クロック３０の毎２０番目のサイクルの後シ
ステムがチェックされるように変更されてもよい。この
ように構成されると、システムクロック３０の２０番目
のサイクルまで、論理ＬＯＷが、構成制御９０によって
読出し入力７８に与えられる。構成制御９０は次に、読
出し入力７８に論理ＨＩＧＨを与える。クロック３０の
次のサイクルが、クロック入力７６に与えられ、信号ア
ウトポート７２で出力特性を生じる。特性が生じられる
と、システムクロック３０の４０番目のサイクルまで、
構成制御９０は、再び論理ＬＯＷを読出し入力７８に与
え、このとき上述のプロセスが繰返される。間隔チェッ
クは、論理モジュール５０のリアルタイム動作の間に、
システムクロック３０によって駆動されながら、実行さ
れ得るという点で、有利である。しかしながら、間隔チ
ェックは、出力特性を発生するために用いられるクロッ
クサイクルの間に論理モジュール５０によって発生され
る出力がいかなる出力特性においても反映されないとい
う点で、単一ステップのテストほど完全ではない。加え
て、その実行がエラーを引起こす特定の命令は、その間
にエラーが発生する間隔に対応する命令の範囲は識別さ
れ得るが、間隔テストによって検出可能ではない。
【００３５】代替の実施例において、マルチプレクサ５
６およびＰＲＮＧ５８を除去して、ソース５４を、論理
モジュール５０の入力ポート６２に直接、結合すること
もできる。この構成で、自己チェックは上述の方法に従
って実行され得る。しかしながら、この代替の実施例に
よっては自己テストは与えられない、というのも論理モ
ジュール５０を、独立してテストすることはできないか
らである。したがって、論理モジュール５０の出力信号
において検出されたエラーは、論理モジュール５０内、
または信号ソース５４内のエラーを示すことになる。
６およびＰＲＮＧ５８を除去して、ソース５４を、論理
モジュール５０の入力ポート６２に直接、結合すること
もできる。この構成で、自己チェックは上述の方法に従
って実行され得る。しかしながら、この代替の実施例に
よっては自己テストは与えられない、というのも論理モ
ジュール５０を、独立してテストすることはできないか
らである。したがって、論理モジュール５０の出力信号
において検出されたエラーは、論理モジュール５０内、
または信号ソース５４内のエラーを示すことになる。
【００３６】図３を参照して、テスト構成レジスタ２２
が、この発明の好ましい実施例に従って図示される。テ
スト構成レジスタ２２は一般に、キー論理１００と、複
数個の入力１０４および１０６を有するＮＯＲゲート１
０２とを含む。
が、この発明の好ましい実施例に従って図示される。テ
スト構成レジスタ２２は一般に、キー論理１００と、複
数個の入力１０４および１０６を有するＮＯＲゲート１
０２とを含む。
【００３７】キー論理１００は、キー入力２４およびリ
セット入力２８に結合され、キー入力２４およびリセッ
ト入力２８での信号に応答してＮＯＲゲート１０２にモ
ード信号を発生するように配置される。キー入力２４で
与えられる信号が予め定められた有効なデータパターン
に一致すると、キー論理１００によって発生されたモー
ド信号は、クロック入力２６が出力２０を制御すること
を可能にする信号（イネーブル信号）である。ゲート１
０２はＮＯＲゲートであるため、キー論理１００によっ
て発生されたイネーブル信号は、論理ＬＯＷである。ゲ
ート１０２は、その代わりにＡＮＤゲートであってもよ
く、この場合はキー論理１００によって発生されるイネ
ーブル信号は、論理ＨＩＧＨであるだろう。キー論理１
００がイネーブル信号を入力１０４で発生することを引
起こす特定のデータパターンは、キー論理１００内の特
定の論理構成によって定められる。
セット入力２８に結合され、キー入力２４およびリセッ
ト入力２８での信号に応答してＮＯＲゲート１０２にモ
ード信号を発生するように配置される。キー入力２４で
与えられる信号が予め定められた有効なデータパターン
に一致すると、キー論理１００によって発生されたモー
ド信号は、クロック入力２６が出力２０を制御すること
を可能にする信号（イネーブル信号）である。ゲート１
０２はＮＯＲゲートであるため、キー論理１００によっ
て発生されたイネーブル信号は、論理ＬＯＷである。ゲ
ート１０２は、その代わりにＡＮＤゲートであってもよ
く、この場合はキー論理１００によって発生されるイネ
ーブル信号は、論理ＨＩＧＨであるだろう。キー論理１
００がイネーブル信号を入力１０４で発生することを引
起こす特定のデータパターンは、キー論理１００内の特
定の論理構成によって定められる。
【００３８】キー論理１００が入力１０４にイネーブル
信号を与えている間、テスト構成レジスタ２２はＴＥＳ
Ｔ−ＯＮモードにある。このモードで、ＬＯＷが、クロ
ック入力２６を介して入力１０６で与えられるときは、
出力２０はＨＩＧＨになる。逆に、ＨＩＧＨが、クロッ
ク入力２６を介して入力１０６に与えられるときは、出
力２０はＬＯＷになる。したがって、テスト構成レジス
タ２２がＴＥＳＴ−ＯＮモードにある間に、クロック信
号がクロック入力２６に与えられるとき、反転されたク
ロック信号が出力２０で発生される。テスト構成レジス
タ２２は、リセット入力２８がトリガされるまで、ＴＥ
ＳＴ−ＯＮモードに維持される。リセット入力２８がト
リガされると、キー論理１００はリセットし、入力１０
４にディスエーブル信号（入力１０６での信号に関わら
ず、ゲート１０２の出力をＬＯＷに駆動する信号）を発
生し、したがって構成レジスタ２２をＴＥＳＴ−ＯＦＦ
モードに戻す。好ましい実施例では、ゲート１０２はＮ
ＯＲゲートであり、そのためディスエーブル信号は、論
理ＨＩＧＨになる。入力１０４にキー論理１００によっ
て発生されたモード信号がディスエーブル信号である間
は、出力２０での信号は、クロック入力２６で与えられ
る信号に関わらず、ＬＯＷのままである。有効なキー信
号がキー入力２４に再び与えられるまでは、入力１０４
での信号はディスエーブル信号のままであり、構成レジ
スタはＴＥＳＴ−ＯＦＦモードに維持される。
信号を与えている間、テスト構成レジスタ２２はＴＥＳ
Ｔ−ＯＮモードにある。このモードで、ＬＯＷが、クロ
ック入力２６を介して入力１０６で与えられるときは、
出力２０はＨＩＧＨになる。逆に、ＨＩＧＨが、クロッ
ク入力２６を介して入力１０６に与えられるときは、出
力２０はＬＯＷになる。したがって、テスト構成レジス
タ２２がＴＥＳＴ−ＯＮモードにある間に、クロック信
号がクロック入力２６に与えられるとき、反転されたク
ロック信号が出力２０で発生される。テスト構成レジス
タ２２は、リセット入力２８がトリガされるまで、ＴＥ
ＳＴ−ＯＮモードに維持される。リセット入力２８がト
リガされると、キー論理１００はリセットし、入力１０
４にディスエーブル信号（入力１０６での信号に関わら
ず、ゲート１０２の出力をＬＯＷに駆動する信号）を発
生し、したがって構成レジスタ２２をＴＥＳＴ−ＯＦＦ
モードに戻す。好ましい実施例では、ゲート１０２はＮ
ＯＲゲートであり、そのためディスエーブル信号は、論
理ＨＩＧＨになる。入力１０４にキー論理１００によっ
て発生されたモード信号がディスエーブル信号である間
は、出力２０での信号は、クロック入力２６で与えられ
る信号に関わらず、ＬＯＷのままである。有効なキー信
号がキー入力２４に再び与えられるまでは、入力１０４
での信号はディスエーブル信号のままであり、構成レジ
スタはＴＥＳＴ−ＯＦＦモードに維持される。
【００３９】この発明が、特定の実施例に関して説明さ
れたが、その変更および変形が、疑いなく当業者には明
らかとなることが予想される。したがって、前掲の特許
請求の範囲は、これらすべての変形および変更を含み、
この発明の真の精神および範囲に入ると解釈されること
が意図される。
れたが、その変更および変形が、疑いなく当業者には明
らかとなることが予想される。したがって、前掲の特許
請求の範囲は、これらすべての変形および変更を含み、
この発明の真の精神および範囲に入ると解釈されること
が意図される。
【図１】この発明に従う、回路配置の主要な構成要素を
示す概略のブロック図である。
示す概略のブロック図である。
【図２】この発明に従う、ＢＩＳＴ装備された論理構成
要素の主要な構成要素を示す概略のブロック図である。
要素の主要な構成要素を示す概略のブロック図である。
【図３】この発明に従う、テスト論理を制御するために
構成レジスタが実現され得る態様を示す概略のブロック
図である。
構成レジスタが実現され得る態様を示す概略のブロック
図である。
１６ テスト論理 ２２ 構成レジスタ ３０ システムクロック ５０ 論理モジュール ６０ データ圧縮レジスタ
Claims (24)
- 【請求項１】 テスト論理を制御するための構成レジス
タであって、前記テスト論理は正常な状態および低電力
状態を有し、前記制御レジスタは、 キー信号を受けるように配置されるキー入力と、 リセット信号を受けるように配置されるリセット入力
と、 前記テスト論理に結合される出力と、 前記キー入力、前記リセット入力、および前記出力に結
合されるキー論理とを含み、前記キー論理は、前記出力
を介して前記テスト論理に、前記キー信号および前記リ
セット信号に応答する制御信号を発生し、 前記制御信号は、前記リセット入力が前記リセット信号
によってトリガされるとき、前記テスト論理を前記低電
力状態に駆動し、 前記制御信号は、前記キー信号が予め定められたデータ
パターンに一致するとき、前記テスト論理を前記正常な
状態に駆動する、構成レジスタ。 - 【請求項２】 前記制御信号が、前記キー信号が前記予
め定められたパターンに一致するとき、クロック信号で
あり、前記出力が前記テスト論理のクロックポートに結
合される、請求項１に記載の構成レジスタ。 - 【請求項３】 クロック信号ソースに結合されるクロッ
ク入力をさらに含み、前記クロック信号ソースによって
発生される信号に応答して前記クロック信号が発生され
る、請求項２に記載の構成レジスタ。 - 【請求項４】 前記テスト論理が、システムクロックに
よって駆動される論理モジュールをテストするように配
置され、前記クロック信号ソースは、前記システムクロ
ックから独立して動作する、請求項３に記載の構成レジ
スタ。 - 【請求項５】 ＮＯＲゲートをさらに含み、前記キー論
理および前記クロック入力が、前記出力に前記ＮＯＲゲ
ートを介して結合される、請求項３に記載の構成レジス
タ。 - 【請求項６】 組込みテスト論理を有する回路配置であ
って、前記テスト論理は、テスト動作が実行されていな
いときに、電力を節約するために不能化され得て、前記
回路配置は論理モジュールおよび前記テスト論理を有す
る論理構成要素を含み、前記テスト論理は、前記論理モ
ジュールに結合され、正常な状態および低電力状態を有
し、さらに前記テスト論理を制御するための構成レジス
タを含み、前記構成レジスタは、 キー信号を受けるように配置されるキー入力と、 リセット信号を受けるように配置されるリセット入力
と、 前記テスト論理に結合される出力と、 前記キー入力、前記リセット入力、および前記出力に結
合されるキー論理とを含み、前記キー論理は、前記テス
ト論理に前記出力を介して、前記キー信号および前記リ
セット信号に応答する制御信号を発生し、 前記制御信号は、前記リセット入力が前記リセット信号
によってトリガされるとき、前記テスト論理を前記低電
力状態に駆動し、 前記制御信号は、前記キー信号が予め定められたデータ
パターンに一致するとき、前記テスト論理を前記正常な
状態に駆動する、回路配置。 - 【請求項７】 前記制御信号が、前記キー信号が前記予
め定められたデータパターンに一致するとき、クロック
信号であり、前記出力が、前記テスト論理のクロックポ
ートに結合される、請求項６に記載の配置。 - 【請求項８】 クロック信号ソースをさらに含み、前記
構成レジスタは、前記クロック信号ソースから前記クロ
ック信号を受取るように配置されるクロック入力をさら
に含む、請求項７に記載の配置。 - 【請求項９】 前記論理モジュールを駆動するように配
置されるシステムクロックをさらに含み、前記クロック
信号ソースが、前記システムクロックから独立して動作
する、請求項８に記載の配置。 - 【請求項１０】 前記構成レジスタが、ＮＯＲゲートを
さらに含み、前記キー論理および前記クロック入力が、
前記出力に前記ＮＯＲゲートを介して結合される、請求
項９に記載の配置。 - 【請求項１１】 前記テスト論理がクロックポートを有
し、前記テスト論理の状態が、前記クロックポートでの
信号に応答する、請求項６に記載の配置。 - 【請求項１２】 前記出力が前記クロックポートに結合
され、前記論理モジュールが、クロックポートにＬＯＷ
が与えられるとき、前記低電力状態に駆動され、前記制
御信号が、前記リセット入力が前記リセット信号によっ
てトリガされるとき、ＬＯＷである、請求項１１に記載
の配置。 - 【請求項１３】 前記出力が前記クロックポートに結合
され、前記テスト論理が、クロック信号がクロックポー
トに与えられるとき、前記正常な状態に駆動され、前記
制御信号が、前記キー信号が前記予め定められたデータ
パターンに一致するとき、クロック信号である、請求項
１１に記載の配置。 - 【請求項１４】 テスト論理が、擬似乱数発生器および
データ圧縮レジスタを含み、前記擬似乱数発生器が、前
記論理モジュールの入力にマルチプレクサを介して結合
され、前記データ圧縮レジスタが、前記論理モジュール
の出力に結合される、請求項６に記載の配置。 - 【請求項１５】 組込みテスト論理を有する回路配置で
あって、前記テスト論理は、テスト動作が実行されてい
ないとき、電力を節約するために不能化され得て、前記
回路配置は論理モジュールおよび前記テスト論理を有す
る論理構成要素を含み、前記テスト論理は、前記論理モ
ジュールに結合され、正常な状態および低電力状態を有
し、前記テスト論理は、クロックポートをさらに有し、
前記テスト論理の状態は、前記クロックポートで与えら
れる制御信号に応答し、さらに前記テスト論理を制御す
るための構成レジスタを含み、前記構成レジスタは、 キー信号を受けるように配置されるキー入力と、 リセット信号を受けるように配置されるリセット入力
と、 クロック信号を受けるように配置されるクロック入力
と、 前記テスト論理のクロックポートに結合される信号出力
と、 前記キー入力および前記リセット入力に結合されるキー
論理とを含み、前記キー論理は、前記キー信号および前
記リセット信号に応答するモード信号を発生し、 前記モード信号は、前記リセット信号によって前記リセ
ット入力がトリガされるとき、ディスエーブル信号であ
り、前記モード信号は、前記キー信号が予め定められた
データパターンに一致するとき、イネーブル信号であ
り、さらにその入力が前記クロック入力および前記キー
論理に結合され、出力が前記信号出力に結合される論理
ゲートを含み、前記論理ゲートは、前記信号出力で、前
記クロック信号および前記モード信号に応答して前記制
御信号を発生し、 前記制御信号は、前記モード信号が前記ディスエーブル
信号であるとき、前記テスト論理を低電力状態に駆動
し、前記制御信号は、前記モード信号が前記イネーブル
信号であるとき、前記テスト論理を前記正常な状態に駆
動する、回路配置。 - 【請求項１６】 前記論理ゲートがＮＯＲゲートであ
り、前記ディスエーブル信号が論理ＨＩＧＨであり、前
記イネーブル信号が論理ＬＯＷである、請求項１５に記
載の配置。 - 【請求項１７】 前記クロック入力に結合されるクロッ
ク信号ソースをさらに含み、前記クロック信号ソースは
前記クロック信号を発生する、請求項１５に記載の配
置。 - 【請求項１８】 システムクロックをさらに含み、前記
論理モジュールは前記システムクロックによって駆動さ
れ、前記クロック信号ソースは、前記システムクロック
から独立して動作する、請求項１７に記載の配置。 - 【請求項１９】 前記キー入力が多ビットデジタル入力
であり、前記予め定められたデータパターンは、前記キ
ー論理の構成要素の構成によって定められる、請求項１
５に記載の配置。 - 【請求項２０】 前記クロック入力に結合されるＶｃｃ
ピンをさらに含み、前記制御信号は、ＨＩＧＨが前記Ｖ
ｃｃピンで与えられるとき、前記テスト論理を前記低電
力状態に駆動する、請求項１５に記載の配置。 - 【請求項２１】 低電力状態および正常な状態を有する
テスト論理を制御するための方法であって、 前記テスト論理に結合される構成レジスタを与えるステ
ップを含み、前記構成レジスタは、キー入力およびリセ
ット入力を有し、前記構成レジスタは、前記テスト論理
に制御信号を発生し、さらに前記テスト論理の状態が、
前記制御信号に応答し、さらに予め定められたデータパ
ターンに一致する信号が前記構成レジスタの前記キー入
力に与えられるとき、前記テスト論理を前記正常な状態
に駆動する制御信号を発生するステップと、 前記構成レジスタの前記リセット入力がトリガされると
き、前記テスト論理を前記低電力状態に駆動する制御信
号を発生するステップとを含む、方法。 - 【請求項２２】 前記制御信号が、前記キー信号が前記
予め定められたデータパターンに一致するとき、クロッ
ク信号であり、前記制御信号が、前記テスト論理のクロ
ックポートに与えられる、請求項２１に記載の方法。 - 【請求項２３】 クロック信号ソースを与えるステップ
をさらに含み、前記構成レジスタは、前記クロック信号
ソースから信号を受けるように配置されるクロック入力
をさらに含み、前記クロック信号は、前記クロック信号
ソースからの前記信号に応答して発生される、請求項２
２に記載の方法。 - 【請求項２４】 前記構成レジスタがキー論理を含み、
前記キー論理は、前記キー入力および前記リセット入力
での信号に応答してモード信号を発生し、前記モード信
号は、論理ゲートの第１の入力に与えられ、前記クロッ
ク入力は、前記論理ゲートの第２の入力に結合され、前
記制御信号は、前記モード信号および前記クロック信号
ソースからの信号に応答して、前記論理ゲートの出力で
発生される、請求項２３に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/936,896 US5377200A (en) | 1992-08-27 | 1992-08-27 | Power saving feature for components having built-in testing logic |
| US936896 | 1992-08-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06174801A true JPH06174801A (ja) | 1994-06-24 |
Family
ID=25469208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5198147A Pending JPH06174801A (ja) | 1992-08-27 | 1993-08-10 | テスト論理を制御するための構成レジスタおよびその方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5377200A (ja) |
| EP (1) | EP0589553B1 (ja) |
| JP (1) | JPH06174801A (ja) |
| DE (1) | DE69326589T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012248194A (ja) * | 2011-05-27 | 2012-12-13 | Arm Ltd | 状態保持回路における状態保全性の検証 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0589553A1 (en) | 1994-03-30 |
| DE69326589T2 (de) | 2000-05-18 |
| DE69326589D1 (de) | 1999-11-04 |
| EP0589553B1 (en) | 1999-09-29 |
| US5377200A (en) | 1994-12-27 |
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