JPH06175960A - アドレス確認方式 - Google Patents
アドレス確認方式Info
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- JPH06175960A JPH06175960A JP32708592A JP32708592A JPH06175960A JP H06175960 A JPH06175960 A JP H06175960A JP 32708592 A JP32708592 A JP 32708592A JP 32708592 A JP32708592 A JP 32708592A JP H06175960 A JPH06175960 A JP H06175960A
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- bus
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Abstract
(57)【要約】
【目的】 チャネル制御装置と複数の入出力制御装置と
を入出力バスにより接続する情報処理システムにおける
アドレス確認方式に関し、誤り検出・訂正機能を持たぬ
アドレスを扱う既存装置を使用し乍ら、情報処理システ
ムの実行するデータ転送の信頼性を向上させることを目
的とする。 【構成】 チャネル制御装置（３００）に、入出力制御
装置（４００）から入出力バス（５００）に送出される
アドレス（ａ）を保持し、入出力バス（５００）に返送
するアドレス返送手段（３９１）を設け、各入出力制御
装置に、データ転送を実行する際に入出力バスに送出す
るアドレスを保持する送信アドレス保持手段（４９１）
と、送信アドレスと返送アドレスとを照合し、該照合結
果に基づき入出力バスを経由して転送されたアドレスの
正常性を確認する照合手段（４９２）とを設ける様に構
成する。
を入出力バスにより接続する情報処理システムにおける
アドレス確認方式に関し、誤り検出・訂正機能を持たぬ
アドレスを扱う既存装置を使用し乍ら、情報処理システ
ムの実行するデータ転送の信頼性を向上させることを目
的とする。 【構成】 チャネル制御装置（３００）に、入出力制御
装置（４００）から入出力バス（５００）に送出される
アドレス（ａ）を保持し、入出力バス（５００）に返送
するアドレス返送手段（３９１）を設け、各入出力制御
装置に、データ転送を実行する際に入出力バスに送出す
るアドレスを保持する送信アドレス保持手段（４９１）
と、送信アドレスと返送アドレスとを照合し、該照合結
果に基づき入出力バスを経由して転送されたアドレスの
正常性を確認する照合手段（４９２）とを設ける様に構
成する。
Description
【０００１】
【産業上の利用分野】本発明は、チャネル制御装置と複
数の入出力制御装置とを入出力バスにより接続する情報
処理システムにおけるアドレス確認方式に関する。
数の入出力制御装置とを入出力バスにより接続する情報
処理システムにおけるアドレス確認方式に関する。
【０００２】
【従来の技術】図７は本発明の対象となる情報処理シス
テムの一例を示す図であり、図８は従来ある入出力制御
装置の一例を示す図であり、図９は従来あるチャネル制
御装置の一例を示す図であり、図10は従来あるデータ転
送動作の一例を示す図である。
テムの一例を示す図であり、図８は従来ある入出力制御
装置の一例を示す図であり、図９は従来あるチャネル制
御装置の一例を示す図であり、図10は従来あるデータ転
送動作の一例を示す図である。
【０００３】図７に示される情報処理システムは、中央
制御装置（ＣＣ）（１）、主記憶装置（ＭＭ）（２）、
チャネル制御装置（ＣＨＣ）（３）、複数の入出力制御
装置（ＩＯＣ）（４）、および入出力バス（５）とを具
備しており、各入出力制御装置（ＩＯＣ）（４）が中央
制御装置（ＣＣ）（１）の制御の下に主記憶装置（Ｍ
Ｍ）（２）との間で、チャネル制御装置（ＣＨＣ）
（３）および入出力バス（５）を経由してデータを転送
する。
制御装置（ＣＣ）（１）、主記憶装置（ＭＭ）（２）、
チャネル制御装置（ＣＨＣ）（３）、複数の入出力制御
装置（ＩＯＣ）（４）、および入出力バス（５）とを具
備しており、各入出力制御装置（ＩＯＣ）（４）が中央
制御装置（ＣＣ）（１）の制御の下に主記憶装置（Ｍ
Ｍ）（２）との間で、チャネル制御装置（ＣＨＣ）
（３）および入出力バス（５）を経由してデータを転送
する。
【０００４】なおデータ転送の際に、各入出力制御装置
（ＩＯＣ）（４）が入出力バス（５）を経由して転送す
るデータにはパリティビットが付加されているが、各入
出力制御装置（ＩＯＣ）（４）が入出力バス（５）に送
出するアドレスにはパリティビットが付加されていない
ものとする。
（ＩＯＣ）（４）が入出力バス（５）を経由して転送す
るデータにはパリティビットが付加されているが、各入
出力制御装置（ＩＯＣ）（４）が入出力バス（５）に送
出するアドレスにはパリティビットが付加されていない
ものとする。
【０００５】図８に示される入出力制御装置（ＩＯＣ）
（４）は、半導体記憶素子から構成され、パリティビッ
ト付きのデータを所定語数格納する外部記憶部（ＦＭ
Ｕ）（４０１）、外部記憶部（ＦＭＵ）（４０１）に書
込みまたは読出すデータを一旦蓄積するバッファメモリ
（ＢＭ）（４０２）、データに付加するパリティビット
の生成およびデータに対するパリティ検査を行う誤り検
出訂正部（ＥＣＣ）（４０３）、中央制御装置（ＣＣ）
（１）からの指令に基づき、入出力制御装置（ＩＯＣ）
（４）と主記憶装置（ＭＭ）（２）との間のデータ転送
をダイレクトメモリアクセス（以後ＤＭＡと称する）形
式で制御するＤＭＡ制御部（ＤＭＣ）（４０６）、自入
出力制御装置（ＩＯＣ）（４）に付与された入出力アド
レスを保持する入出力アドレス保持部（ＩＯＡ）（４１
１）、入出力バス（５）内のアドレスバス（ＡＢ）（５
１）を経由して転送されるアドレスと、入出力アドレス
保持部（ＩＯＡ）（４１１）内に保持される入出力アド
レスとを照合し、両者が一致した場合に自入出力制御装
置（ＩＯＣ）（４）内のプログラムモード制御部（ＰＭ
Ｃ）（４１３）を起動する照合部（ＭＣＨ）（４１
２）、アドレスバス（ＡＢ）（５１）を経由して転送さ
れるアドレスにより指定される入出力制御装置（ＩＯ
Ｃ）（４）内の各部を起動するデコーダ（ＤＣＲ）（４
１４）、ＤＭＡ制御部（ＤＭＣ）（４０６）がデータ転
送を制御するに必要な各種データ等を蓄積するデバイス
ステータスレジスタ（ＤＳＲ）、ワードカウントレジス
タ（ＷＣＲ）、メモリアドレスレジスタ（ＭＡＲ）、フ
ァイルアドレスレジスタ（ＦＡＲ）、コマンドレジスタ
（ＣＭＲ）等を具備するレジスタ群（ＲＥＧ）（４１
５）、入出力制御装置（ＩＯＣ）（４）内の各部を制御
するプロセッサ（ＭＰＵ）（４２１）、内部バス（４２
２）、デコーダ（ＤＣＲ）（４２３）、読出専用メモリ
（ＲＯＭ）（４２４）、書込読出メモリ（ＲＡＭ）（４
２５）、割込制御部（ＩＲＣ）（４２６）、クロック発
生部（ＣＫＧ）（４３１）、外部記憶部（ＦＭＵ）（４
０１）がＤ−ＲＡＭで構成されている場合に必要となる
リフレッシュ部（ＲＥＦ）（４４１）、並びに各種ゲー
ト（４０４）、（４０５）、（４０７）、（４１６）、
（４１７）、（４１８）、（４２７）、（４４２）、
（４４３）および（４４４）から構成されている。
（４）は、半導体記憶素子から構成され、パリティビッ
ト付きのデータを所定語数格納する外部記憶部（ＦＭ
Ｕ）（４０１）、外部記憶部（ＦＭＵ）（４０１）に書
込みまたは読出すデータを一旦蓄積するバッファメモリ
（ＢＭ）（４０２）、データに付加するパリティビット
の生成およびデータに対するパリティ検査を行う誤り検
出訂正部（ＥＣＣ）（４０３）、中央制御装置（ＣＣ）
（１）からの指令に基づき、入出力制御装置（ＩＯＣ）
（４）と主記憶装置（ＭＭ）（２）との間のデータ転送
をダイレクトメモリアクセス（以後ＤＭＡと称する）形
式で制御するＤＭＡ制御部（ＤＭＣ）（４０６）、自入
出力制御装置（ＩＯＣ）（４）に付与された入出力アド
レスを保持する入出力アドレス保持部（ＩＯＡ）（４１
１）、入出力バス（５）内のアドレスバス（ＡＢ）（５
１）を経由して転送されるアドレスと、入出力アドレス
保持部（ＩＯＡ）（４１１）内に保持される入出力アド
レスとを照合し、両者が一致した場合に自入出力制御装
置（ＩＯＣ）（４）内のプログラムモード制御部（ＰＭ
Ｃ）（４１３）を起動する照合部（ＭＣＨ）（４１
２）、アドレスバス（ＡＢ）（５１）を経由して転送さ
れるアドレスにより指定される入出力制御装置（ＩＯ
Ｃ）（４）内の各部を起動するデコーダ（ＤＣＲ）（４
１４）、ＤＭＡ制御部（ＤＭＣ）（４０６）がデータ転
送を制御するに必要な各種データ等を蓄積するデバイス
ステータスレジスタ（ＤＳＲ）、ワードカウントレジス
タ（ＷＣＲ）、メモリアドレスレジスタ（ＭＡＲ）、フ
ァイルアドレスレジスタ（ＦＡＲ）、コマンドレジスタ
（ＣＭＲ）等を具備するレジスタ群（ＲＥＧ）（４１
５）、入出力制御装置（ＩＯＣ）（４）内の各部を制御
するプロセッサ（ＭＰＵ）（４２１）、内部バス（４２
２）、デコーダ（ＤＣＲ）（４２３）、読出専用メモリ
（ＲＯＭ）（４２４）、書込読出メモリ（ＲＡＭ）（４
２５）、割込制御部（ＩＲＣ）（４２６）、クロック発
生部（ＣＫＧ）（４３１）、外部記憶部（ＦＭＵ）（４
０１）がＤ−ＲＡＭで構成されている場合に必要となる
リフレッシュ部（ＲＥＦ）（４４１）、並びに各種ゲー
ト（４０４）、（４０５）、（４０７）、（４１６）、
（４１７）、（４１８）、（４２７）、（４４２）、
（４４３）および（４４４）から構成されている。
【０００６】また図９に示されるチャネル制御装置（Ｃ
ＨＣ）（３）は、中央制御装置（ＣＣ）（１）からの指
令に基づき、入出力制御装置（ＩＯＣ）（４）が主記憶
装置（ＭＭ）（２）との間で入出力バス（５）を経由し
て実行するデータ転送を、ＤＭＡ形式で制御するＤＭＡ
制御部（３１）と、中央制御装置（ＣＣ）（１）および
主記憶装置（ＭＭ）（２）との間で各種信号を授受する
インタフェイス制御部（３２）と、各種ゲート（３
３）、（３４）および（３５）から構成される。
ＨＣ）（３）は、中央制御装置（ＣＣ）（１）からの指
令に基づき、入出力制御装置（ＩＯＣ）（４）が主記憶
装置（ＭＭ）（２）との間で入出力バス（５）を経由し
て実行するデータ転送を、ＤＭＡ形式で制御するＤＭＡ
制御部（３１）と、中央制御装置（ＣＣ）（１）および
主記憶装置（ＭＭ）（２）との間で各種信号を授受する
インタフェイス制御部（３２）と、各種ゲート（３
３）、（３４）および（３５）から構成される。
【０００７】中央制御装置（ＣＣ）（１）がチャネル制
御装置（ＣＨＣ）（３）を介して、対象とする入出力制
御装置（ＩＯＣ）（４）から主記憶装置（ＭＭ）（２）
へののデータ転送動作を起動する場合には、対象入出力
制御装置（ＩＯＣ）（４）の入出力アドレスをアドレス
バス（ＡＢ）（５１）を経由して転送し、対象入出力制
御装置（ＩＯＣ）（４）のプログラムモード制御部（Ｐ
ＭＣ）（４１３）を起動し、レジスタ群（ＲＥＧ）（４
１５）内のデバイスステータスレジスタ（ＤＳＲ）の内
容を参照し、データ転送の実行可否を確認し、可能であ
れば、ワードカウントレジスタ（ＷＣＲ）に転送語数
を、メモリアドレスレジスタ（ＭＡＲ）に主記憶装置
（ＭＭ）（２）上の転送対象アドレス（ａ）を、ファイ
ルアドレスレジスタ（ＦＡＲ）に外部記憶部（ＦＭＵ）
（４０１）上の転送対象アドレスを、コマンドレジスタ
（ＣＭＲ）に書込／読出、転送実行等の指令をそれぞれ
蓄積する。
御装置（ＣＨＣ）（３）を介して、対象とする入出力制
御装置（ＩＯＣ）（４）から主記憶装置（ＭＭ）（２）
へののデータ転送動作を起動する場合には、対象入出力
制御装置（ＩＯＣ）（４）の入出力アドレスをアドレス
バス（ＡＢ）（５１）を経由して転送し、対象入出力制
御装置（ＩＯＣ）（４）のプログラムモード制御部（Ｐ
ＭＣ）（４１３）を起動し、レジスタ群（ＲＥＧ）（４
１５）内のデバイスステータスレジスタ（ＤＳＲ）の内
容を参照し、データ転送の実行可否を確認し、可能であ
れば、ワードカウントレジスタ（ＷＣＲ）に転送語数
を、メモリアドレスレジスタ（ＭＡＲ）に主記憶装置
（ＭＭ）（２）上の転送対象アドレス（ａ）を、ファイ
ルアドレスレジスタ（ＦＡＲ）に外部記憶部（ＦＭＵ）
（４０１）上の転送対象アドレスを、コマンドレジスタ
（ＣＭＲ）に書込／読出、転送実行等の指令をそれぞれ
蓄積する。
【０００８】プロセッサ（ＭＰＵ）（４２１）は、コマ
ンドレジスタ（ＣＭＲ）への蓄積内容を解析し、ＤＭＡ
制御部（ＤＭＣ）（４０６）を起動して指定されたＤＭ
Ａ動作を実行開始する。
ンドレジスタ（ＣＭＲ）への蓄積内容を解析し、ＤＭＡ
制御部（ＤＭＣ）（４０６）を起動して指定されたＤＭ
Ａ動作を実行開始する。
【０００９】従来あるデータ転送動作（ＤＭＡ動作）
は、図10に示される如き過程で実行される。最初に入出
力制御装置（ＩＯＣ）（４）内のＤＭＡ制御部（ＤＭ
Ｃ）（４０６）が、入出力バス（５）の使用を要求する
為に、入出力バス（５）内の制御バス（ＣＢ）（５３）
を経由してチャネル制御装置（ＣＨＣ）（３）に、バス
要求信号（ｃ1 ）を転送する。
は、図10に示される如き過程で実行される。最初に入出
力制御装置（ＩＯＣ）（４）内のＤＭＡ制御部（ＤＭ
Ｃ）（４０６）が、入出力バス（５）の使用を要求する
為に、入出力バス（５）内の制御バス（ＣＢ）（５３）
を経由してチャネル制御装置（ＣＨＣ）（３）に、バス
要求信号（ｃ1 ）を転送する。
【００１０】チャネル制御装置（ＣＨＣ）（３）内のＤ
ＭＡ制御部（３１）は、制御バス（ＣＢ）（５３）を経
由して転送されるバス要求信号（ｃ1 ）を受信し、入出
力バス（５）を使用可能と判定すると、制御バス（Ｃ
Ｂ）（５３）を経由して要求元入出力制御装置（ＩＯ
Ｃ）（４）に、バス要求受付信号（ｃ2 ）を転送する。
ＭＡ制御部（３１）は、制御バス（ＣＢ）（５３）を経
由して転送されるバス要求信号（ｃ1 ）を受信し、入出
力バス（５）を使用可能と判定すると、制御バス（Ｃ
Ｂ）（５３）を経由して要求元入出力制御装置（ＩＯ
Ｃ）（４）に、バス要求受付信号（ｃ2 ）を転送する。
【００１１】入出力制御装置（ＩＯＣ）（４）内のＤＭ
Ａ制御部（ＤＭＣ）（４０６）は、制御バス（ＣＢ）
（５３）を経由して転送されるバス要求受付信号
（ｃ2 ）を受信すると、制御バス（ＣＢ）（５３）にバ
ス予約信号（ｃ3 ）を送出し、入出力バス（５）がデー
タ転送可能となり次第、入出力バス（５）を占有するこ
とを、チャネル制御装置（ＣＨＣ）（３）および他の入
出力制御装置（ＩＯＣ）（４）に表示する。
Ａ制御部（ＤＭＣ）（４０６）は、制御バス（ＣＢ）
（５３）を経由して転送されるバス要求受付信号
（ｃ2 ）を受信すると、制御バス（ＣＢ）（５３）にバ
ス予約信号（ｃ3 ）を送出し、入出力バス（５）がデー
タ転送可能となり次第、入出力バス（５）を占有するこ
とを、チャネル制御装置（ＣＨＣ）（３）および他の入
出力制御装置（ＩＯＣ）（４）に表示する。
【００１２】やがて入出力バス（５）がデータ転送可能
な状態となると、ＤＭＡ制御部（ＤＭＣ）（４０６）
は、制御バス（ＣＢ）（５３）にバス占有信号（ｃ4 ）
を送出し、またゲート（４１８）を導通状態に設定し、
メモリアドレスレジスタ（ＭＡＲ）に蓄積されているパ
リティビットを付加されていないアドレス（ａ）をアド
レスバス（ＡＢ）（５１）に送出させ、またゲート（４
４２）を導通状態としてファイルアドレスレジスタ（Ｆ
ＡＲ）に蓄積されているアドレスを外部記憶部（ＦＭ
Ｕ）（４０１）に入力し、外部記憶部（ＦＭＵ）（４０
１）からデータ（ｄ）を抽出し、一旦バッファメモリ
（ＢＭ）（４０２）に蓄積した後、ゲート（４０４）を
導通状態に設定し、データバス（ＤＢ）（５２）に送出
させた後、制御バス（ＣＢ）（５３）に、アドレスバス
（ＡＢ）（５１）に送出したアドレス（ａ）と、データ
バス（ＤＢ）（５２）に送出したデータ（ｄ）とが有効
であることを示す有効表示信号（ｃ5 ）を送出する。
な状態となると、ＤＭＡ制御部（ＤＭＣ）（４０６）
は、制御バス（ＣＢ）（５３）にバス占有信号（ｃ4 ）
を送出し、またゲート（４１８）を導通状態に設定し、
メモリアドレスレジスタ（ＭＡＲ）に蓄積されているパ
リティビットを付加されていないアドレス（ａ）をアド
レスバス（ＡＢ）（５１）に送出させ、またゲート（４
４２）を導通状態としてファイルアドレスレジスタ（Ｆ
ＡＲ）に蓄積されているアドレスを外部記憶部（ＦＭ
Ｕ）（４０１）に入力し、外部記憶部（ＦＭＵ）（４０
１）からデータ（ｄ）を抽出し、一旦バッファメモリ
（ＢＭ）（４０２）に蓄積した後、ゲート（４０４）を
導通状態に設定し、データバス（ＤＢ）（５２）に送出
させた後、制御バス（ＣＢ）（５３）に、アドレスバス
（ＡＢ）（５１）に送出したアドレス（ａ）と、データ
バス（ＤＢ）（５２）に送出したデータ（ｄ）とが有効
であることを示す有効表示信号（ｃ5 ）を送出する。
【００１３】チャネル制御装置（ＣＨＣ）（３）内のＤ
ＭＡ制御部（３１）は、制御バス（ＣＢ）（５３）を経
由して転送される有効表示信号（ｃ5 ）を受信すると、
ゲート（３３）および（３５）を導通状態に設定し、ア
ドレスバス（ＡＢ）（５１）およびデータバス（ＤＢ）
（５２）を経由して転送されるアドレス（ａ）およびデ
ータ（ｄ）を、インタフェイス制御部（３２）を介して
主記憶装置（ＭＭ）（２）に転送し、主記憶装置（Ｍ
Ｍ）（２）の所定アドレス（ａ）に転送データ（ｄ）を
格納させると共に、対象入出力制御装置（ＩＯＣ）
（４）から送出されたアドレス（ａ）およびデータ
（ｄ）を受信したことを示す受信確認信号（ｃ6 ）を、
制御バス（ＣＢ）（５３）を経由して転送対象入出力制
御装置（ＩＯＣ）（４）に転送する。
ＭＡ制御部（３１）は、制御バス（ＣＢ）（５３）を経
由して転送される有効表示信号（ｃ5 ）を受信すると、
ゲート（３３）および（３５）を導通状態に設定し、ア
ドレスバス（ＡＢ）（５１）およびデータバス（ＤＢ）
（５２）を経由して転送されるアドレス（ａ）およびデ
ータ（ｄ）を、インタフェイス制御部（３２）を介して
主記憶装置（ＭＭ）（２）に転送し、主記憶装置（Ｍ
Ｍ）（２）の所定アドレス（ａ）に転送データ（ｄ）を
格納させると共に、対象入出力制御装置（ＩＯＣ）
（４）から送出されたアドレス（ａ）およびデータ
（ｄ）を受信したことを示す受信確認信号（ｃ6 ）を、
制御バス（ＣＢ）（５３）を経由して転送対象入出力制
御装置（ＩＯＣ）（４）に転送する。
【００１４】入出力制御装置（ＩＯＣ）（４）内のＤＭ
Ａ制御部（ＤＭＣ）（４０６）は、制御バス（ＣＢ）
（５３）を経由して転送される受信確認信号（ｃ6 ）を
受信すると、制御バス（ＣＢ）（５３）に送出中の有効
表示信号（ｃ5 ）を送出停止し、チャネル制御装置（Ｃ
ＨＣ）（３）内のＤＭＡ制御部（３１）が、有効表示信
号（ｃ5 ）の停止に基づき、制御バス（ＣＢ）（５３）
に送出中の受信確認信号（ｃ6 ）を停止すると、入出力
制御装置（ＩＯＣ）（４）内のＤＭＡ制御部（ＤＭＣ）
（４０６）は、アドレスバス（ＡＢ）（５１）、データ
バス（ＤＢ）（５２）および制御バス（ＣＢ）（５３）
に送出中のアドレス（ａ）、データ（ｄ）およびバス占
有信号（ｃ4 ）を送出停止して一語分のデータ（ｄ）の
転送を終了した後、ワードカウントレジスタ（ＷＣＲ）
に蓄積されている語数（ｗ）を一語数減算（ｗ＝ｗ−
１）させ、またメモリアドレスレジスタ（ＭＡＲ）に蓄
積されているアドレス（ａ）を一歩進（ａ＝ａ＋１）さ
せ、次の語の転送に移行する。
Ａ制御部（ＤＭＣ）（４０６）は、制御バス（ＣＢ）
（５３）を経由して転送される受信確認信号（ｃ6 ）を
受信すると、制御バス（ＣＢ）（５３）に送出中の有効
表示信号（ｃ5 ）を送出停止し、チャネル制御装置（Ｃ
ＨＣ）（３）内のＤＭＡ制御部（３１）が、有効表示信
号（ｃ5 ）の停止に基づき、制御バス（ＣＢ）（５３）
に送出中の受信確認信号（ｃ6 ）を停止すると、入出力
制御装置（ＩＯＣ）（４）内のＤＭＡ制御部（ＤＭＣ）
（４０６）は、アドレスバス（ＡＢ）（５１）、データ
バス（ＤＢ）（５２）および制御バス（ＣＢ）（５３）
に送出中のアドレス（ａ）、データ（ｄ）およびバス占
有信号（ｃ4 ）を送出停止して一語分のデータ（ｄ）の
転送を終了した後、ワードカウントレジスタ（ＷＣＲ）
に蓄積されている語数（ｗ）を一語数減算（ｗ＝ｗ−
１）させ、またメモリアドレスレジスタ（ＭＡＲ）に蓄
積されているアドレス（ａ）を一歩進（ａ＝ａ＋１）さ
せ、次の語の転送に移行する。
【００１５】
【発明が解決しようとする課題】以上の説明から明らか
な如く、従来ある情報処理システムにおいては、入出力
制御装置（ＩＯＣ）（４）が入出力バス（５）を経由し
てデータ転送を実行する場合に、データ（ｄ）にはパリ
ティビットが付加されていて転送の正常性を確認可能で
あるが、アドレス（ａ）にはパリティビットが付加され
ていない為、転送の正常性が確認不可能となり、データ
転送中に入出力バス（５）上に擾乱が発生すると、誤っ
たアドレス（ａ）が転送される可能性があり、当該情報
処理システムの信頼性が低下する問題があった。
な如く、従来ある情報処理システムにおいては、入出力
制御装置（ＩＯＣ）（４）が入出力バス（５）を経由し
てデータ転送を実行する場合に、データ（ｄ）にはパリ
ティビットが付加されていて転送の正常性を確認可能で
あるが、アドレス（ａ）にはパリティビットが付加され
ていない為、転送の正常性が確認不可能となり、データ
転送中に入出力バス（５）上に擾乱が発生すると、誤っ
たアドレス（ａ）が転送される可能性があり、当該情報
処理システムの信頼性が低下する問題があった。
【００１６】かかる問題を解決する為に、アドレス
（ａ）にもパリティビットを付加することとすると、既
存のチャネル制御装置（ＣＨＣ）（３）、入出力制御装
置（ＩＯＣ）（４）および入出力バス（５）が使用不能
となり、当該情報処理システムの経済性を損なうことと
なり、適切な解決策とは成り得ない。
（ａ）にもパリティビットを付加することとすると、既
存のチャネル制御装置（ＣＨＣ）（３）、入出力制御装
置（ＩＯＣ）（４）および入出力バス（５）が使用不能
となり、当該情報処理システムの経済性を損なうことと
なり、適切な解決策とは成り得ない。
【００１７】本発明は、誤り検出・訂正機能を持たぬア
ドレスを扱う既存のチャネル制御装置、入出力制御装置
および入出力バスを使用し乍ら、当該情報処理システム
の実行するデータ転送の信頼性を向上させることを目的
とする。
ドレスを扱う既存のチャネル制御装置、入出力制御装置
および入出力バスを使用し乍ら、当該情報処理システム
の実行するデータ転送の信頼性を向上させることを目的
とする。
【００１８】
【課題を解決するための手段】図１は本発明の原理を示
す図である。図１において、１００は制御装置、２００
は記憶装置、３００はチャネル制御装置、４００は複数
の入出力制御装置、５００はチャネル制御装置（３０
０）と複数の入出力制御装置（４００）とを接続する入
出力バスであり、本発明の対象となる情報処理システム
を構成する。
す図である。図１において、１００は制御装置、２００
は記憶装置、３００はチャネル制御装置、４００は複数
の入出力制御装置、５００はチャネル制御装置（３０
０）と複数の入出力制御装置（４００）とを接続する入
出力バスであり、本発明の対象となる情報処理システム
を構成する。
【００１９】３９１は、本発明によりチャネル制御装置
（３００）に設けられたアドレス返送手段である。４９
１は、本発明により入出力制御装置（４００）に設けら
れた送信アドレス保持手段である。
（３００）に設けられたアドレス返送手段である。４９
１は、本発明により入出力制御装置（４００）に設けら
れた送信アドレス保持手段である。
【００２０】４９２は、本発明により入出力制御装置
（４００）に設けられた照合手段である。
（４００）に設けられた照合手段である。
【００２１】
【作用】アドレス返送手段（３９１）は、データ転送を
実行する入出力制御装置（４００）から入出力バス（５
００）に送出されるアドレス（ａ）を保持し、入出力バ
ス（５００）に返送する。
実行する入出力制御装置（４００）から入出力バス（５
００）に送出されるアドレス（ａ）を保持し、入出力バ
ス（５００）に返送する。
【００２２】送信アドレス保持手段（４９１）は、デー
タ転送を実行する際に入出力バス（５００）に送出する
アドレス（ａ）を保持する。照合手段（４９２）は、送
信アドレス保持手段（４９１）が保持するアドレス
（ａ）と、チャネル制御装置（３００）から入出力バス
（５００）に返送されるアドレス（ａ）とを照合し、該
照合結果に基づき入出力バス（５００）を経由して転送
されたアドレス（ａ）の正常性を確認する。
タ転送を実行する際に入出力バス（５００）に送出する
アドレス（ａ）を保持する。照合手段（４９２）は、送
信アドレス保持手段（４９１）が保持するアドレス
（ａ）と、チャネル制御装置（３００）から入出力バス
（５００）に返送されるアドレス（ａ）とを照合し、該
照合結果に基づき入出力バス（５００）を経由して転送
されたアドレス（ａ）の正常性を確認する。
【００２３】なおアドレス返送手段（３９１）は、保持
したアドレス（ａ）を、入出力制御装置（４００）によ
るデータ転送終了後に返送することが考慮される。また
入出力制御装置（４００）は、入出力バス（５００）に
送出したアドレス（ａ）をチャネル制御装置（３００）
が受信したことを確認した後、入出力バス（５００）へ
の送出を停止することが考慮される。
したアドレス（ａ）を、入出力制御装置（４００）によ
るデータ転送終了後に返送することが考慮される。また
入出力制御装置（４００）は、入出力バス（５００）に
送出したアドレス（ａ）をチャネル制御装置（３００）
が受信したことを確認した後、入出力バス（５００）へ
の送出を停止することが考慮される。
【００２４】更に照合手段（４９２）は、照合結果によ
り正常と確認出来なかったデータ転送を、再度試行させ
ることが考慮される。従って、入出力バスを経由して転
送されるアドレスの正常性が、アドレスに誤り検出・訂
正機能を付加すること無く確認可能となり、当該情報処
理システムにおけるデータ転送の信頼性が、既存のチャ
ネル制御装置、入出力制御装置および入出力バスを使用
した儘で大幅に向上する。
り正常と確認出来なかったデータ転送を、再度試行させ
ることが考慮される。従って、入出力バスを経由して転
送されるアドレスの正常性が、アドレスに誤り検出・訂
正機能を付加すること無く確認可能となり、当該情報処
理システムにおけるデータ転送の信頼性が、既存のチャ
ネル制御装置、入出力制御装置および入出力バスを使用
した儘で大幅に向上する。
【００２５】
【実施例】以下、本発明の一実施例を図面により説明す
る。図２は本発明の一実施例による入出力制御装置を示
す図であり、図３は図２におけるアドレス確認機能部分
を示す図であり、図４は本発明の一実施例によるチャネ
ル制御装置を示す図であり、図５は図４におけるアドレ
スバッファの一例を示す図であり、図６は本発明の一実
施例によるデータ転送動作を示す図である。なお、全図
を通じて同一符号は同一対象物を示す。また対象とする
情報処理システムは図７に示す通りとする。
る。図２は本発明の一実施例による入出力制御装置を示
す図であり、図３は図２におけるアドレス確認機能部分
を示す図であり、図４は本発明の一実施例によるチャネ
ル制御装置を示す図であり、図５は図４におけるアドレ
スバッファの一例を示す図であり、図６は本発明の一実
施例によるデータ転送動作を示す図である。なお、全図
を通じて同一符号は同一対象物を示す。また対象とする
情報処理システムは図７に示す通りとする。
【００２６】図７においては、図１における制御装置
（１００）として中央制御装置（ＣＣ）（１）が示さ
れ、また図１における記憶装置（２００）として主記憶
装置（ＭＭ）（２）が示され、また図１におけるチャネ
ル制御装置（３００）としてチャネル制御装置（ＣＨ
Ｃ）（３）が示され、また図１における入出力制御装置
（４００）として入出力制御装置（ＩＯＣ）（４）が示
され、また図１における入出力バス（５００）として入
出力バス（５）が示されている。
（１００）として中央制御装置（ＣＣ）（１）が示さ
れ、また図１における記憶装置（２００）として主記憶
装置（ＭＭ）（２）が示され、また図１におけるチャネ
ル制御装置（３００）としてチャネル制御装置（ＣＨ
Ｃ）（３）が示され、また図１における入出力制御装置
（４００）として入出力制御装置（ＩＯＣ）（４）が示
され、また図１における入出力バス（５００）として入
出力バス（５）が示されている。
【００２７】また図２においては、図１における送信ア
ドレス保持手段（４９１）として送信アドレスレジスタ
（ＳＡＲ）（４６１）が設けられ、また図１における照
合手段（４９２）として受信アドレスレジスタ（ＲＡ
Ｒ）（４６２）、照合部（ＭＣＨ）（４６３）およびゲ
ート（Ｇ）（４２８）が設けられている。
ドレス保持手段（４９１）として送信アドレスレジスタ
（ＳＡＲ）（４６１）が設けられ、また図１における照
合手段（４９２）として受信アドレスレジスタ（ＲＡ
Ｒ）（４６２）、照合部（ＭＣＨ）（４６３）およびゲ
ート（Ｇ）（４２８）が設けられている。
【００２８】更に図４においては、図１におけるアドレ
ス返送手段（３９１）としてアドレスバッファ（３６）
およびゲート（３７）が設けられている。図２乃至図６
において、データ転送の対象となる入出力制御装置（Ｉ
ＯＣ）（４）内のＤＭＡ制御部（ＤＭＣ）（４０６）が
チャネル制御装置（ＣＨＣ）（３）内のＤＭＡ制御部
（３１）との間で、図10に示されると同様の過程でバス
要求信号（ｃ1 ）、バス要求受付信号（ｃ2 ）およびバ
ス予約信号（ｃ3 ）を、入出力バス（５）内の制御バス
（ＣＢ）（５３）を経由して順次送受信して入出力バス
（５）を確保する。
ス返送手段（３９１）としてアドレスバッファ（３６）
およびゲート（３７）が設けられている。図２乃至図６
において、データ転送の対象となる入出力制御装置（Ｉ
ＯＣ）（４）内のＤＭＡ制御部（ＤＭＣ）（４０６）が
チャネル制御装置（ＣＨＣ）（３）内のＤＭＡ制御部
（３１）との間で、図10に示されると同様の過程でバス
要求信号（ｃ1 ）、バス要求受付信号（ｃ2 ）およびバ
ス予約信号（ｃ3 ）を、入出力バス（５）内の制御バス
（ＣＢ）（５３）を経由して順次送受信して入出力バス
（５）を確保する。
【００２９】やがて入出力バス（５）がデータ転送可能
な状態となると、ＤＭＡ制御部（ＤＭＣ）（４０６）
は、前述と同様に、制御バス（ＣＢ）（５３）にバス占
有信号（ｃ4 ）を送出し、またゲート（４１８）を導通
状態に設定し、メモリアドレスレジスタ（ＭＡＲ）に蓄
積されているパリティビットを付加されていないアドレ
ス（ａ）をアドレスバス（ＡＢ）（５１）に送出させ、
また外部記憶部（ＦＭＵ）（４０１）からデータ（ｄ）
を抽出して一旦バッファメモリ（ＢＭ）（４０２）に蓄
積した後、ゲート（４０４）を導通状態に設定してデー
タバス（ＤＢ）（５２）に送出させた後、制御バス（Ｃ
Ｂ）（５３）に有効表示信号（ｃ5 ）を送出する。
な状態となると、ＤＭＡ制御部（ＤＭＣ）（４０６）
は、前述と同様に、制御バス（ＣＢ）（５３）にバス占
有信号（ｃ4 ）を送出し、またゲート（４１８）を導通
状態に設定し、メモリアドレスレジスタ（ＭＡＲ）に蓄
積されているパリティビットを付加されていないアドレ
ス（ａ）をアドレスバス（ＡＢ）（５１）に送出させ、
また外部記憶部（ＦＭＵ）（４０１）からデータ（ｄ）
を抽出して一旦バッファメモリ（ＢＭ）（４０２）に蓄
積した後、ゲート（４０４）を導通状態に設定してデー
タバス（ＤＢ）（５２）に送出させた後、制御バス（Ｃ
Ｂ）（５３）に有効表示信号（ｃ5 ）を送出する。
【００３０】なおＤＭＡ制御部（ＤＭＣ）（４０６）
は、メモリアドレスレジスタ（ＭＡＲ）に蓄積されたア
ドレス（ａ）を送信アドレス（ａS ）としてアドレスバ
ス（ＡＢ）（５１）に送出する際に、送信アドレスレジ
スタ（ＳＡＲ）（４６１）を起動し、送信アドレス（ａ
S ）を送信アドレスレジスタ（ＳＡＲ）（４６１）内に
蓄積させて置く。
は、メモリアドレスレジスタ（ＭＡＲ）に蓄積されたア
ドレス（ａ）を送信アドレス（ａS ）としてアドレスバ
ス（ＡＢ）（５１）に送出する際に、送信アドレスレジ
スタ（ＳＡＲ）（４６１）を起動し、送信アドレス（ａ
S ）を送信アドレスレジスタ（ＳＡＲ）（４６１）内に
蓄積させて置く。
【００３１】図２および図３において、バス占有信号
（ｃ4 ）が制御バス（ＣＢ）（５３）に転送されている
状態で、更に有効表示信号（ｃ5 ）が転送開始される
と、ゲート（４６４）から送信アドレスレジスタ（ＳＡ
Ｒ）（４６１）の端子（ＣＰ）にクロック信号が入力さ
れ、端子（Ｄ0 ）乃至（Ｄ15）に入力されている送信ア
ドレス（ａS ）が送信アドレスレジスタ（ＳＡＲ）（４
６１）内に蓄積される。
（ｃ4 ）が制御バス（ＣＢ）（５３）に転送されている
状態で、更に有効表示信号（ｃ5 ）が転送開始される
と、ゲート（４６４）から送信アドレスレジスタ（ＳＡ
Ｒ）（４６１）の端子（ＣＰ）にクロック信号が入力さ
れ、端子（Ｄ0 ）乃至（Ｄ15）に入力されている送信ア
ドレス（ａS ）が送信アドレスレジスタ（ＳＡＲ）（４
６１）内に蓄積される。
【００３２】チャネル制御装置（ＣＨＣ）（３）内のＤ
ＭＡ制御部（３１）は、前述と同様に、制御バス（Ｃ
Ｂ）（５３）を経由して転送される有効表示信号
（ｃ5 ）を受信すると、ゲート（３３）および（３５）
を導通状態に設定し、アドレスバス（ＡＢ）（５１）お
よびデータバス（ＤＢ）（５２）を経由して転送される
送信アドレス（ａS ）およびデータ（ｄ）を、インタフ
ェイス制御部（３２）を介して主記憶装置（ＭＭ）
（２）に転送し、主記憶装置（ＭＭ）（２）の所定アド
レス（ａ）に転送データ（ｄ）を格納させると共に、受
信確認信号（ｃ6 ）を制御バス（ＣＢ）（５３）を経由
して転送対象入出力制御装置（ＩＯＣ）（４）に転送す
る。
ＭＡ制御部（３１）は、前述と同様に、制御バス（Ｃ
Ｂ）（５３）を経由して転送される有効表示信号
（ｃ5 ）を受信すると、ゲート（３３）および（３５）
を導通状態に設定し、アドレスバス（ＡＢ）（５１）お
よびデータバス（ＤＢ）（５２）を経由して転送される
送信アドレス（ａS ）およびデータ（ｄ）を、インタフ
ェイス制御部（３２）を介して主記憶装置（ＭＭ）
（２）に転送し、主記憶装置（ＭＭ）（２）の所定アド
レス（ａ）に転送データ（ｄ）を格納させると共に、受
信確認信号（ｃ6 ）を制御バス（ＣＢ）（５３）を経由
して転送対象入出力制御装置（ＩＯＣ）（４）に転送す
る。
【００３３】なおＤＭＡ制御部（３１）は、アドレスバ
ス（ＡＢ）（５１）を経由して転送される送信アドレス
（ａS ）を、インタフェイス制御部（３２）を介して主
記憶装置（ＭＭ）（２）に転送すると共に、アドレスバ
ッファ（３６）を起動し〔なお起動契機は入出力制御装
置（ＩＯＣ）（４）における送信アドレスレジスタ（Ｓ
ＡＲ）（４６１）と同様に、対象入出力制御装置（ＩＯ
Ｃ）（４）からバス占有信号（ｃ4 ）が制御バス（Ｃ
Ｂ）（５３）に転送されている状態で、更に有効表示信
号（ｃ5 ）が転送開始される時点とする〕、送信アドレ
ス（ａS ）をアドレスバッファ（３６）に蓄積させた
後、受信確認信号（ｃ6 ）の送出と並行してゲート（３
７）を導通状態に設定し、アドレスバッファ（３６）に
蓄積済の送信アドレス（ａS ）を受信アドレス（ａR ）
として、アドレスバス（ＡＢ）（５１）を経由して対象
入出力制御装置（ＩＯＣ）（４）に転送する。
ス（ＡＢ）（５１）を経由して転送される送信アドレス
（ａS ）を、インタフェイス制御部（３２）を介して主
記憶装置（ＭＭ）（２）に転送すると共に、アドレスバ
ッファ（３６）を起動し〔なお起動契機は入出力制御装
置（ＩＯＣ）（４）における送信アドレスレジスタ（Ｓ
ＡＲ）（４６１）と同様に、対象入出力制御装置（ＩＯ
Ｃ）（４）からバス占有信号（ｃ4 ）が制御バス（Ｃ
Ｂ）（５３）に転送されている状態で、更に有効表示信
号（ｃ5 ）が転送開始される時点とする〕、送信アドレ
ス（ａS ）をアドレスバッファ（３６）に蓄積させた
後、受信確認信号（ｃ6 ）の送出と並行してゲート（３
７）を導通状態に設定し、アドレスバッファ（３６）に
蓄積済の送信アドレス（ａS ）を受信アドレス（ａR ）
として、アドレスバス（ＡＢ）（５１）を経由して対象
入出力制御装置（ＩＯＣ）（４）に転送する。
【００３４】入出力制御装置（ＩＯＣ）（４）内のＤＭ
Ａ制御部（ＤＭＣ）（４０６）は、制御バス（ＣＢ）
（５３）を経由して転送される受信確認信号（ｃ6 ）を
受信すると、アドレスバス（ＡＢ）（５１）に送出中の
送信アドレス（ａS ）を送出停止させ、チャネル制御装
置（ＣＨＣ）（３）からアドレスバス（ＡＢ）（５１）
に転送されている受信アドレス（ａR ）のみが、アドレ
スバス（ＡＢ）（５１）上を転送される状態とする。
Ａ制御部（ＤＭＣ）（４０６）は、制御バス（ＣＢ）
（５３）を経由して転送される受信確認信号（ｃ6 ）を
受信すると、アドレスバス（ＡＢ）（５１）に送出中の
送信アドレス（ａS ）を送出停止させ、チャネル制御装
置（ＣＨＣ）（３）からアドレスバス（ＡＢ）（５１）
に転送されている受信アドレス（ａR ）のみが、アドレ
スバス（ＡＢ）（５１）上を転送される状態とする。
【００３５】図２および図３において、バス占有信号
（ｃ4 ）が制御バス（ＣＢ）（５３）に転送されている
状態で、有効表示信号（ｃ5 ）が転送停止されると、ゲ
ート（４６５）から受信アドレスレジスタ（ＲＡＲ）
（４６２）の端子（ＣＰ）にクロック信号が入力され、
端子（Ｄ0 ）乃至（Ｄ15）に入力されている受信アドレ
ス（ａR ）が受信アドレスレジスタ（ＲＡＲ）（４６
２）内に蓄積される。
（ｃ4 ）が制御バス（ＣＢ）（５３）に転送されている
状態で、有効表示信号（ｃ5 ）が転送停止されると、ゲ
ート（４６５）から受信アドレスレジスタ（ＲＡＲ）
（４６２）の端子（ＣＰ）にクロック信号が入力され、
端子（Ｄ0 ）乃至（Ｄ15）に入力されている受信アドレ
ス（ａR ）が受信アドレスレジスタ（ＲＡＲ）（４６
２）内に蓄積される。
【００３６】複数の排他論理和ゲート（４６６）と、論
理和ゲート（４６７）から構成される照合部（ＭＣＨ）
（４６３）は、送信アドレスレジスタ（ＳＡＲ）（４６
１）に蓄積されている送信アドレス（ａS ）と、受信ア
ドレスレジスタ（ＲＡＲ）（４６２）に蓄積されている
受信アドレス（ａR ）とを照合し、両者が一致した場合
には、論理積ゲート（４６７）から出力される照合結果
信号（ｅ）を一致状態（本例では論理“０”）に設定
し、また両者が不一致の場合には、論理和ゲート（４６
７）から出力される照合結果信号（ｅ）を不一致状態
（本例では論理“１”）に設定する。
理和ゲート（４６７）から構成される照合部（ＭＣＨ）
（４６３）は、送信アドレスレジスタ（ＳＡＲ）（４６
１）に蓄積されている送信アドレス（ａS ）と、受信ア
ドレスレジスタ（ＲＡＲ）（４６２）に蓄積されている
受信アドレス（ａR ）とを照合し、両者が一致した場合
には、論理積ゲート（４６７）から出力される照合結果
信号（ｅ）を一致状態（本例では論理“０”）に設定
し、また両者が不一致の場合には、論理和ゲート（４６
７）から出力される照合結果信号（ｅ）を不一致状態
（本例では論理“１”）に設定する。
【００３７】プロセッサ（ＭＰＵ）（４２１）は、照合
部（ＭＣＨ）（４６３）が照合結果信号（ｅ）を確定し
た時点で、デコーダ（ＤＣＲ）（４２３）からゲート
（Ｇ）（４２８）に伝達するゲート信号（ｇ）を制御し
てゲート（Ｇ）（４２８）を導通状態に設定し、内部バ
ス（４２２）のデータバス（ＤＢ）を経由して照合結果
信号（ｅ）を読取り、照合結果信号（ｅ）が一致状態を
示す場合には、送信アドレス（ａS ）が正常にチャネル
制御装置（ＣＨＣ）（３）に転送されたと判定し、前述
と同様に、ワードカウントレジスタ（ＷＣＲ）に蓄積さ
れている語数（ｗ）を一語数減算（ｗ＝ｗ−１）させ、
またメモリアドレスレジスタ（ＭＡＲ）に蓄積されてい
るアドレス（ａ）を一歩進（ａ＝ａ＋１）させ、次の語
の転送動作に移行するが、照合結果信号（ｅ）が不一致
状態を示す場合には、送信アドレス（ａS ）が誤ってチ
ャネル制御装置（ＣＨＣ）（３）に転送されたと判定
し、ワードカウントレジスタ（ＷＣＲ）に蓄積されてい
る語数（ｗ）、並びにメモリアドレスレジスタ（ＭＡ
Ｒ）に蓄積されているアドレス（ａ）の更新を中止し、
前回不成功に終わった一語の転送動作を再試行する。
部（ＭＣＨ）（４６３）が照合結果信号（ｅ）を確定し
た時点で、デコーダ（ＤＣＲ）（４２３）からゲート
（Ｇ）（４２８）に伝達するゲート信号（ｇ）を制御し
てゲート（Ｇ）（４２８）を導通状態に設定し、内部バ
ス（４２２）のデータバス（ＤＢ）を経由して照合結果
信号（ｅ）を読取り、照合結果信号（ｅ）が一致状態を
示す場合には、送信アドレス（ａS ）が正常にチャネル
制御装置（ＣＨＣ）（３）に転送されたと判定し、前述
と同様に、ワードカウントレジスタ（ＷＣＲ）に蓄積さ
れている語数（ｗ）を一語数減算（ｗ＝ｗ−１）させ、
またメモリアドレスレジスタ（ＭＡＲ）に蓄積されてい
るアドレス（ａ）を一歩進（ａ＝ａ＋１）させ、次の語
の転送動作に移行するが、照合結果信号（ｅ）が不一致
状態を示す場合には、送信アドレス（ａS ）が誤ってチ
ャネル制御装置（ＣＨＣ）（３）に転送されたと判定
し、ワードカウントレジスタ（ＷＣＲ）に蓄積されてい
る語数（ｗ）、並びにメモリアドレスレジスタ（ＭＡ
Ｒ）に蓄積されているアドレス（ａ）の更新を中止し、
前回不成功に終わった一語の転送動作を再試行する。
【００３８】以上の説明から明らかな如く、本実施例に
よれば、入出力バス（５）を経由してデータ転送が実行
される際に、チャネル制御装置（ＣＨＣ）（３）からア
ドレスバス（ＡＢ）（５１）に送出された送信アドレス
（ａS ）が、チャネル制御装置（ＣＨＣ）（３）におい
て一旦蓄積された後、受信アドレス（ａR ）としてアド
レスバス（ＡＢ）（５１）に返送され、入出力制御装置
（ＩＯＣ）（４）が送出した送信アドレス（ａS ）と、
返送された受信アドレス（ａR ）とを照合し、照合結果
信号（ｅ）に基づきデータ転送の正常性を確認している
為、送信アドレス（ａS ）にパリティビットが付加され
ていなくとも、データ転送の正常性が確認可能となる。
よれば、入出力バス（５）を経由してデータ転送が実行
される際に、チャネル制御装置（ＣＨＣ）（３）からア
ドレスバス（ＡＢ）（５１）に送出された送信アドレス
（ａS ）が、チャネル制御装置（ＣＨＣ）（３）におい
て一旦蓄積された後、受信アドレス（ａR ）としてアド
レスバス（ＡＢ）（５１）に返送され、入出力制御装置
（ＩＯＣ）（４）が送出した送信アドレス（ａS ）と、
返送された受信アドレス（ａR ）とを照合し、照合結果
信号（ｅ）に基づきデータ転送の正常性を確認している
為、送信アドレス（ａS ）にパリティビットが付加され
ていなくとも、データ転送の正常性が確認可能となる。
【００３９】なお、図２乃至図６はあく迄本発明の一実
施例に過ぎず、例えば送信アドレス保持手段（４９１）
および照合手段（４９２）、並びにアドレス返送手段
（３９１）は図示されるものに限定されることは無く、
他に幾多の変形が考慮されるが、何れの場合にも本発明
の効果は変わらない。また本発明の対象となるチャネル
制御装置（３００）および入出力制御装置（４００）
は、図示されるチャネル制御装置（ＣＨＣ）（３）およ
び入出力制御装置（ＩＯＣ）（４）に限定されることは
無く、他に幾多の変形が考慮されるが、何れの場合にも
本発明の効果は変わらない。更に本発明の対象となる情
報処理システムは、図示されるものに限定されぬことは
言う迄も無い。
施例に過ぎず、例えば送信アドレス保持手段（４９１）
および照合手段（４９２）、並びにアドレス返送手段
（３９１）は図示されるものに限定されることは無く、
他に幾多の変形が考慮されるが、何れの場合にも本発明
の効果は変わらない。また本発明の対象となるチャネル
制御装置（３００）および入出力制御装置（４００）
は、図示されるチャネル制御装置（ＣＨＣ）（３）およ
び入出力制御装置（ＩＯＣ）（４）に限定されることは
無く、他に幾多の変形が考慮されるが、何れの場合にも
本発明の効果は変わらない。更に本発明の対象となる情
報処理システムは、図示されるものに限定されぬことは
言う迄も無い。
【００４０】
【発明の効果】以上、本発明によれば、前記情報処理シ
ステムにおいて、入出力バスを経由して転送されるアド
レスの正常性が、アドレスに誤り検出・訂正機能を付加
すること無く確認可能となり、当該情報処理システムに
おけるデータ転送の信頼性が、既存のチャネル制御装
置、入出力制御装置および入出力バスを使用した儘で大
幅に向上する。
ステムにおいて、入出力バスを経由して転送されるアド
レスの正常性が、アドレスに誤り検出・訂正機能を付加
すること無く確認可能となり、当該情報処理システムに
おけるデータ転送の信頼性が、既存のチャネル制御装
置、入出力制御装置および入出力バスを使用した儘で大
幅に向上する。
【図１】 本発明の原理を示す図
【図２】 本発明の一実施例による入出力制御装置を示
す図
す図
【図３】 図２におけるアドレス確認機能部分を示す図
【図４】 本発明の一実施例によるチャネル制御装置を
示す図
示す図
【図５】 図４におけるアドレスバッファの一例を示す
図
図
【図６】 本発明の一実施例によるデータ転送動作を示
す図
す図
【図７】 本発明の対象となる情報処理システムの一例
を示す図
を示す図
【図８】 従来ある入出力制御装置の一例を示す図
【図９】 従来あるチャネル制御装置の一例を示す図
【図10】 従来あるデータ転送動作の一例を示す図
１ 中央制御装置（ＣＣ） ２ 主記憶装置（ＭＭ） ３、３００ チャネル制御装置（ＣＨＣ） ４、４００ 入出力制御装置（ＩＯＣ） ５、５００ 入出力バス ３１ ＤＭＡ制御部 ３２ インタフェイス制御部 ３３、３４、３５、３７、３８、３９、４０４、４０
５、４０７、４１６、４１７、４１８、４２７、４２
８、４４２、４４３、４４４、４６４、４６５、４６
６、４６７ ゲート ３６ アドレスバッファ ５１ アドレスバス（ＡＢ） ５２ データバス（ＤＢ） ５３ 制御バス（ＣＢ） １００ 制御装置 ２００ 記憶装置 ３９１ アドレス返送手段 ４０１ 外部記憶部（ＦＭＵ） ４０２ バッファメモリ（ＢＭ） ４０３ 誤り検出訂正部（ＥＣＣ） ４０６ ＤＭＡ制御部（ＤＭＣ） ４１１ 入出力アドレス保持部（ＩＯＡ） ４１２、４６３ 照合部（ＭＣＨ） ４１３ プログラムモード制御部（ＰＭＣ） ４１４、４２３ デコーダ（ＤＣＲ） ４１５ レジスタ群（ＲＥＧ） ４２１ プロセッサ（ＭＰＵ） ４２２ 内部バス ４２４ 読出専用メモリ（ＲＯＭ） ４２５ 書込読出メモリ（ＲＡＭ） ４２６ 割込制御部（ＩＲＣ） ４３１ クロック発生部（ＣＫＧ） ４４１ リフレッシュ部（ＲＥＦ） ４５１ 固定データ記憶部（ＣＰＭ） ４５２ セレクタ（ＳＥＬ） ４６１ 送信アドレスレジスタ（ＳＡＲ） ４６２ 受信アドレスレジスタ（ＲＡＲ） ４９１ 送信アドレス保持手段 ４９２ 照合手段
５、４０７、４１６、４１７、４１８、４２７、４２
８、４４２、４４３、４４４、４６４、４６５、４６
６、４６７ ゲート ３６ アドレスバッファ ５１ アドレスバス（ＡＢ） ５２ データバス（ＤＢ） ５３ 制御バス（ＣＢ） １００ 制御装置 ２００ 記憶装置 ３９１ アドレス返送手段 ４０１ 外部記憶部（ＦＭＵ） ４０２ バッファメモリ（ＢＭ） ４０３ 誤り検出訂正部（ＥＣＣ） ４０６ ＤＭＡ制御部（ＤＭＣ） ４１１ 入出力アドレス保持部（ＩＯＡ） ４１２、４６３ 照合部（ＭＣＨ） ４１３ プログラムモード制御部（ＰＭＣ） ４１４、４２３ デコーダ（ＤＣＲ） ４１５ レジスタ群（ＲＥＧ） ４２１ プロセッサ（ＭＰＵ） ４２２ 内部バス ４２４ 読出専用メモリ（ＲＯＭ） ４２５ 書込読出メモリ（ＲＡＭ） ４２６ 割込制御部（ＩＲＣ） ４３１ クロック発生部（ＣＫＧ） ４４１ リフレッシュ部（ＲＥＦ） ４５１ 固定データ記憶部（ＣＰＭ） ４５２ セレクタ（ＳＥＬ） ４６１ 送信アドレスレジスタ（ＳＡＲ） ４６２ 受信アドレスレジスタ（ＲＡＲ） ４９１ 送信アドレス保持手段 ４９２ 照合手段
Claims (4)
- 【請求項１】 チャネル制御装置（３００）と複数の入
出力制御装置（４００）とを入出力バス（５００）によ
り接続し、前記各入出力制御装置（４００）が制御装置
（１００）の制御の下に記憶装置（２００）との間で前
記チャネル制御装置（３００）および前記入出力バス
（５００）を経由してデータを転送する情報処理システ
ムにおいて、 前記チャネル制御装置（３００）に、前記データ転送を
実行する入出力制御装置（４００）から前記入出力バス
（５００）に送出されるアドレス（ａ）を保持し、前記
入出力バス（５００）に返送するアドレス返送手段（３
９１）を設け、 前記各入出力制御装置（４００）に、前記データ転送を
実行する際に前記入出力バス（５００）に送出するアド
レス（ａ）を保持する送信アドレス保持手段（４９１）
と、 前記送信アドレス保持手段（４９１）が保持する前記ア
ドレス（ａ）と、前記チャネル制御装置（３００）から
前記入出力バス（５００）に返送される前記アドレス
（ａ）とを照合し、該照合結果に基づき前記入出力バス
（５００）を経由して転送された前記アドレス（ａ）の
正常性を確認する照合手段（４９２）とを設けることを
特徴とするアドレス確認方式。 - 【請求項２】 前記アドレス返送手段（３９１）は、前
記保持したアドレス（ａ）を、前記入出力制御装置（４
００）によるデータ転送終了後に返送することを特徴と
することを特徴とする請求項１記載のアドレス確認方
式。 - 【請求項３】 前記入出力制御装置（４００）は、前記
入出力バス（５００）に送出したアドレス（ａ）を、前
記チャネル制御装置（３００）が受信したことを確認し
た後、前記入出力バス（５００）への送出を停止するこ
とを特徴とする請求項１記載のアドレス確認方式。 - 【請求項４】 前記照合手段（４９２）は、前記照合結
果により正常と確認出来なかった前記データ転送を、再
度試行させることを特徴とする請求項１記載のアドレス
確認方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32708592A JPH06175960A (ja) | 1992-12-08 | 1992-12-08 | アドレス確認方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32708592A JPH06175960A (ja) | 1992-12-08 | 1992-12-08 | アドレス確認方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06175960A true JPH06175960A (ja) | 1994-06-24 |
Family
ID=18195126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32708592A Withdrawn JPH06175960A (ja) | 1992-12-08 | 1992-12-08 | アドレス確認方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06175960A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011516978A (ja) * | 2008-04-01 | 2011-05-26 | アップル インコーポレイテッド | 任意の処理機能を有する中央ｄｍａ |
| US8566485B2 (en) | 2005-09-29 | 2013-10-22 | Apple Inc. | Data transformation during direct memory access |
-
1992
- 1992-12-08 JP JP32708592A patent/JPH06175960A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8566485B2 (en) | 2005-09-29 | 2013-10-22 | Apple Inc. | Data transformation during direct memory access |
| JP2011516978A (ja) * | 2008-04-01 | 2011-05-26 | アップル インコーポレイテッド | 任意の処理機能を有する中央ｄｍａ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |