JPH06176101A - 論理回路最適化方法 - Google Patents

Abstract

(57)【要約】 【目的】 より効率良く冗長回路を削減すると共に、削
減結果を論理回路図上にも反映する。 【構成】 フローチャートに示す処理を行うにあたっ
て、予め、論理回路の最適化のために置換可能な論理ゲ
ートと、該論理ゲートから置き換えられる論理ゲートと
を、対とし、置換論理ゲートデータベースに記憶させて
おく。まず、ステップ１１０にて、“０”又は“１”の
任意の論理状態に固定されたネットを、対象となる設計
中の論理回路から抽出する。続いて、ステップ１１２で
は、抽出された論理状態固定ネットへと、少なくとも１
つの入力が接続された、関係論理ゲートを抽出する。ス
テップ１１４では、前記置換論理ゲートデータベースを
用いて、前記関係論理ゲートが、論理回路の最適化のた
めに置換可能であるか否かを判定し、該判定に従った論
理回路最適化情報を生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路図を表示する
グラフィック表示装置を備え、設計中の電気回路の少な
くとも一部の表示を確認しながら、諸入力を行う論理回
路設計用ＣＡＤ（computer aided design ）装置を例え
ば用いて、所定の論理回路を設計する際に、より効率良
く冗長回路を削減すると共に、削減結果を論理回路図上
にも反映することができる論理回路最適化方法に関す
る。

【０００２】

【従来の技術】通信装置等のアナログ回路や、コンピュ
ータ装置やその周辺機器等のデジタル回路、又、送配電
等の強電回路においては、従来から非常に複雑なものが
ある。例えば、半導体集積回路に組み込まれるデジタル
回路（論理回路）等にも、より複雑なものがある。又、
近年、ますます半導体集積回路の集積度が高くなるに連
れ、半導体集積回路の設計作業量も増加し、要求されて
いる仕様を実現するための半導体集積回路の設計作業内
容も複雑になっている。

【０００３】半導体集積回路に組み込む論理回路等の電
気回路設計方法として、従来から様々な手法が提案され
ている。例えば、予め決定されている機能や性能や論理
等から、細部の構成や論理回路を順次設計していくとい
うトップダウン手法といわれるものがある。又、既に実
績のある論理ブロックを組み合わせながら、次第に大規
模な構成へと設計していくというボトムアップ手法と呼
ばれるものである。又、これらトップダウン手法やボト
ムアップ手法において、細部の構成や論理回路を順次設
計していく際の各段階をより明確にしていくという、い
わゆる階層設計手法がある。

【０００４】一方、ＬＳＩ（large scale integrated c
ircuit）の設計技術や製造技術等、様々なデジタル技術
の進歩には目覚ましいものがある。例えば、近年におい
ては、非常に高性能なＣＰＵ（central processing uni
t ）がワンチップ化されている。又、半導体記憶装置の
記憶容量の増加にも目覚ましいものがあり、様々な面で
デジタル技術が急速に進歩している。又、例えばマンマ
シンインタフェイスに関するソフトウェア技術等、様々
なソフトウェア技術も急速に進歩している。

【０００５】このようなデジタル技術やソフトウェア技
術の進歩により、例えばＥＷＳ（engineering workstat
iom ）等のコンピュータ装置を用いたＣＡＤ装置が、電
気回路設計等の様々な設計分野において広く用いられる
ようになっている。電気回路設計用ＣＡＤ装置、例えば
半導体集積回路に組み込む論理回路を設計するために用
いられるＣＡＤ装置においては、前述のような階層設計
の考え方が基幹となっている。例えば、隣接する回路素
子の集合によってブロックを定義し、該ブロックに対応
するブロックシンボルを用いながら順次設計するという
ことが論理回路設計用ＣＡＤ装置においても配慮されて
いる。

【０００６】例えば、前記階層設計手法において用いら
れる前述のようなブロックは、汎用性を向上させるため
に、より多くの機能をもたせ、このための回路をより多
く備えたものもある。

【０００７】このような多機能のブロックを用いる際
に、未使用の機能が生じるものである。このように未使
用の機能が生じると、結果的に不要な回路（以降、冗長
回路と称する）を備えることとなってしまい、論理回路
の集積度向上という点では問題を生じてしまう。

【０００８】一方、論理回路の設計に際し、設計作業
上、設計者が意図的に冗長回路を残す場合もある。例え
ば、設計中の論理回路中の論理回路部分間において、そ
のインタフェイスを正論理とするか、あるいは負論理と
するか、その時点においては最終決定することができな
い場合に、該当箇所にインバータゲートを未使用状態で
残す場合もある。あるいは、将来の機能拡大等を考慮し
て、その時点においては未使用な冗長回路であっても、
敢えてこのような回路を設計中の論理回路中に残す場合
もある。

【０００９】前述のように、前記冗長回路には、論理回
路設計上敢えて備えたものや、設計作業中に取り残され
てしまったもの等がある。いずれのような冗長回路であ
っても、例えば、設計中の論理回路の集積回路レイアウ
ト設計中に、ワンチップ化できる論理ゲート数の上限等
の制約に従って、当該論理回路の論理ゲート数をどうし
ても減少しなければならない場合には、このような冗長
回路をまず削減するものである。

【００１０】例えば、特開昭６２−２９６２７３では、
回路図データと、アートワークデータとの回路接続照合
機能を有する検証システムであって、前記アートワーク
データに対して、前記回路図データに記述されていない
素子や配線データを認識して、回路接続照合処理時に照
合の対象としないようにするというアートワークデータ
検証システムに関する技術が開示されている。これは、
論理回路で用いられている個々の論理ゲートについて、
該論理ゲート中の素子で、オープン又はショートとなっ
ている端子を有しているものを認識し、これを一時的に
除去するというものである。このような前記特開昭６２
−２９６２７３によれば、自動的に冗長回路を削減する
ことができ、人手によって行った際の工数の増大や設計
ミスの多発等の問題を減少することができる。

【００１１】又、特開昭６３−１９３２７３では、特
に、ＳＳＩ（small scale integratedcircuit）レベル
や、ＭＳＩ（medium scale integrated circuit ）レベ
ルや、ＬＳＩ（large scale integrated circuit）レベ
ルの論理マクロを用いた回路設計装置における、冗長回
路の削減に関する技術が開示されている。これは、論理
マクロ回路図から論理シンボル回路図を出力する論理演
算装置と、前記論理シンボルの入力状態により、他の論
理シンボルへの変換規則及び２段論理シンボルの組合せ
から、複合論理シンボルへの変換規則を記憶させた回路
条件記憶部を備える。又、論理回路の入力あるいは出力
端子の空き条件にある冗長回路を削減する回路削除手段
と、前記回路条件記憶部の記憶条件に従って、回路最適
化の変換を行う回路変換手段と、各回路の接続関係から
その負荷状態を検出して負荷調整を行う負荷調整手段と
を含む回路最適化装置を備える。更に、この回路最適化
装置の出力を一時記憶する一時記憶装置をも備えるよう
にしている。該特開昭６３−１９３２７３は、論理ゲー
トのうち、特に、全部の出力端子が空端子の論理ゲート
や、全部の入力端子が空端子の論理ゲートや、変換可能
なインバータゲートに係る論理ゲートや、複数の論理ゲ
ートを１つに組合せた論理回路（マクロ）等に関して、
冗長回路を削減するというものである。該特開昭６３−
１９３２７３によれば、例えばマスタスライス方式のＬ
ＳＩ等において、自動的に冗長回路を削減することがで
き、人為的なミスの発生や、回路設計者の工数の増大等
の問題を低減することが可能である。

【００１２】

【発明が達成しようとする課題】しかしながら、前記特
開昭６２−２９６２７３は、前述の通り、それぞれの論
理ゲート中での素子レベル、例えばスイッチング素子と
して用いられるトランジスタのレベルでの冗長素子や冗
長配線の削除にすぎなかった。このため、削除される冗
長回路は細かいものとなってしまい、能率的ではなかっ
た。又、その冗長回路の削減が前述のようにトランジス
タ等の素子レベルであるので、その削減結果を論理回路
図上に反映することができなかった。このため、その削
減結果を、設計者が把握することは非常に困難であっ
た。

【００１３】一方、前記特開昭６３−１９３２７３で
は、設計者が実際に設計する際の設計単位となる論理ゲ
ートレベルにて冗長回路の削減ができるものの、その削
減対象となる冗長回路の種類が限定されたものであっ
た。即ち、前述の如く、前記特開昭６３−１９３２７３
が削除の対象とする論理ゲートは、全部の出力端子が空
端子となっている論理ゲートや、全部の入力端子が空端
子となっている論理ゲート等、論理回路中で削減するこ
とができる論理回路の種類が限られたものであった。

【００１４】本発明は、前記従来の問題点を解決するべ
く成されたもので、より効率良く冗長回路を削減すると
共に、削減結果を論理回路図上にも反映することができ
る論理回路最適化方法を提供することを目的とする。

【００１５】

【課題を達成するための手段】本発明は、論理回路の最
適化のために置換可能な論理ゲートと、該論理ゲートか
ら置き換えられる論理ゲートとを、対とし、予め、置換
論理ゲートデータベースに記憶させておき、まず、任意
の論理状態に固定されたネットを、対象となる論理回路
から抽出し、抽出された論理状態固定ネットへと、少な
くとも１つの入力が接続された、関係論理ゲートを抽出
し、次に、前記置換論理ゲートデータベースを用いて、
前記関係論理ゲートが、論理回路の最適化のために置換
可能か判定して、該判定に従った論理回路最適化情報を
生成することにより、前記課題を達成したものである。

【００１６】

【作用】前述のように、前記冗長回路には、設計者が意
図的に設計中の論理回路に取り残したものと、何等かの
理由にて意図せずに取り残されてしまったもの等があ
る。いずれにおいても、その冗長回路を人手にて削除す
るようにした場合には、回路設計上のミスが発生してし
まったり、設計工数が増大してしまう等の問題が生じて
しまう。例えば、設計者が意図的に残した冗長回路であ
っても、最終的にこれを取り除く際には、設計した本人
であっても、種々のミスを生じてしまう。

【００１７】このような点に鑑み、本発明においては、
所定の手順による論理回路最適化方法にて、対象となる
論理回路から自動的に効率良く冗長回路を削減するため
にも用いることができるものとなっている。

【００１８】特に、本発明においては、任意の論理状態
に固定されたネット（配線）に関する冗長回路に着目
し、これを削除するためにも有効に用いることができ
る、論理回路最適化情報を生成するようにしている。即
ち、本発明は、“１（Ｈ状態）”や“０（Ｌ状態）”の
論理状態に常に固定されたネットを、対象となる論理回
路から抽出し、これに基づいて、対象となる論理回路の
最適化情報を生成するというものである。又、本発明
は、このように任意の論理状態に固定されたネットに、
少なくとも１つの入力が接続された論理ゲートの中に
は、実質的に機能していないものが多いという点に着目
して成されたものである。

【００１９】図１は、本発明の要旨を示すフローチャー
トである。

【００２０】この図１のフローチャートに示される一連
の処理を行うにあたっては、予め、置換論理ゲートデー
タベースが構築されている。該置換論理ゲートデータベ
ースは、後述するこの図１のステップ１１４や１３２に
て用いられるデータベースである。該置換論理ゲートデ
ータベースは、設計中の論理回路の最適化のために置換
可能か否かを判定するために用いられる。更に、該置換
論理ゲートデータベースは、設計中の論理回路の最適化
のために、実際に論理ゲートの置換をする際にも用いる
ことも可能である。

【００２１】まず、この図１のフローチャートにおい
て、ステップ１１０では、任意の論理状態に固定された
ネットを、対象となる論理回路から抽出する。更に、ス
テップ１１２では、このように抽出された論理状態固定
ネットへと、少なくとも１つの入力が接続された、関係
論理ゲートを抽出する。これらステップ１１２及び１１
４は、“１（Ｈ状態）”や“０（Ｌ状態）”の論理状態
に固定されたネットに、少なくとも１つの入力が接続さ
れた論理ゲートは、実質的に機能（動作）していない可
能性が非常に高い点に着目したものである。

【００２２】次に、ステップ１１４では、前記ステップ
１１２にて抽出された前記関係論理ゲートが、論理回路
の最適化のために置換可能か否かを判定する。該ステッ
プ１１４でのこのような判定の際には、前記置換論理ゲ
ートデータベースが用いられている。即ち、前記関係論
理ゲートとして抽出されたものが、設計中の論理回路の
最適化のために置換可能な論理ゲートとして、前記置換
論理ゲートデータベースに記憶されているか検索するこ
とにより、このような判定が行われる。該ステップ１１
４にて行われた判定の結果は、論理回路最適化情報とし
て保存される。

【００２３】なお、本発明は、この論理回路最適化情報
の利用形態を具体的に限定するものではない。例えば、
該論理回路最適化情報が生成された時点で、即座に、設
計中の論理回路の最適化を行ってもよい。あるいは、こ
の図１のステップ１３０、１３２に示される如く、所定
の手順を踏んで利用してもよい。

【００２４】この図１のステップ１２０では、前記ステ
ップ１１０にて抽出された任意の論理状態に固定された
ネットへと、少なくとも１つの入力が接続された、前記
関係論理ゲートが全て抽出されたか否かを判定する。該
ステップ１２０にて、全ての論理ゲートが抽出されてい
ないと判定された場合、引き続き前記ステップ１１２及
び１１４を繰り返し実行する。一方、該ステップ１２０
にて、全ての前記関係論理ゲートの抽出が終了したと判
定された場合には、次のステップ１２４へと進む。

【００２５】前記ステップ１２４では、前記ステップ１
１０等によって、設計中の論理回路から、任意の論理状
態に固定されたネットが全て抽出されたか否かを判定す
る。このように任意の論理状態に固定されたネットがま
だある可能性がある場合には、前記ステップ１１０の前
方へと分岐し、前記ステップ１１０、１１２、１１４及
び１２０の一連の処理を引き続き繰り返し実行する。一
方、このように任意の論理状態に固定されたネットは全
て抽出されたと判定された場合、即ち、このように任意
の論理状態に固定されたネットはもう無いと判定された
場合には、次のステップ１３０へと進む。

【００２６】ステップ１３０では、設計中の論理回路の
最適化のための置換候補論理ゲートの設計者への提示を
行う。これは、前記ステップ１１４で生成された前記論
理回路最適化情報を設計者へと提示するというものであ
る。

【００２７】又、続くステップ１３２では、前記ステッ
プ１３０にて提示されたものに従って行った設計者の指
示操作に従って、実際に、指定された前記置換候補論理
ゲートの置き換えを行う。この置き換えは、前記置換論
理ゲートデータベースを用いて行う。即ち、該置換論理
ゲートデータベースに予め記憶されている、設計中の論
理回路の最適化のために置換可能な論理ゲートと、該論
理ゲートから置き換えられる論理ゲートとの関係を参照
しながら、このような最適化の置き換えを行う。

【００２８】これらステップ１３０及び１３２に示され
る処理は、前記論理回路最適化情報の利用形態の一例で
ある。これらステップ１３０及び１３２では、前述した
ように、最適化のために置換可能と判定された全ての論
理ゲートを置き換えずに、設計者の指示操作に従うよう
にしている。これは、前記冗長回路には設計者が意図的
に設計中の論理回路中へと取り残したものがあるためで
ある。前述したように、提示された情報に基づいて設計
者による指示操作を行うことによって、設計者の意思に
て冗長回路の削減を行うことができる。

【００２９】又、このような情報の提示にて、本来削除
すべき冗長回路の取り残しを防ぐことが可能である。
又、本発明におけるこのような冗長回路の削減は、設計
者が設計中に直接用いる論理ゲート単位で行われるた
め、その削減結果は論理回路図上にも反映することがで
き、該削減結果を設計者へとフィードバックすることが
でき、設計上非常に望ましい形態ということができる。

【００３０】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００３１】図２は、本発明が適用された論理回路設計
用ＣＡＤ装置の実施例に用いられるハードウェア構成を
示すブロック図である。

【００３２】前記実施例においては、この図２に示され
るようなハードウェアにおいて、前記図１に示されるよ
うな本発明の論理回路最適化方法が適用された論理回路
設計用ＣＡＤ装置が実現されている。該論理回路設計用
ＣＡＤ装置のハードウェアは、この図２に示される如
く、主として、ＣＰＵ（central processing unit ）５
０と、主記憶装置５２と、ハードディスク装置５４と、
光ディスク装置５６と、フロッピディスク装置５８と、
入出力装置６０と、キーボード６２と、ＣＲＴ制御装置
６４a と、ＣＲＴ６４b と、システムバス７０とにより
構成されている。前記入出力装置６０には、デジタイザ
が接続されている。

【００３３】前記ＣＰＵ５０は、前記ハードディスク装
置５４から読み込まれた、前記主記憶装置５２上の本実
施例に係るプログラムモジュール等を実行する。前記ハ
ードディスク装置５４には、本実施例に係るプログラム
モジュールや、ユーザ論理回路等の論理回路図の図面デ
ータや、階層設計の際生成されたり用いられるブロック
シンボルに関するデータ等が記憶されており、必要に応
じて前記主記憶装置５２へと読み出されるようになって
いる。前記光ディスク装置５６は、前記ハードディスク
装置５４に記憶されているプログラムモジュールやデー
タ等のバックアップに用いられている。又、前記フロッ
ピディスク装置５８は、種々のプログラムモジュールや
データの、他のコンピュータシステム等との受け渡しに
用いられている。

【００３４】前記入出力装置６０は、種々の周辺機器、
例えば前記デジタイザ等が接続されている。該デジタイ
ザは、論理回路設計者が２次元の座標を入力するために
用いられる。該デジタイザは、例えば、シンボルブロッ
ク生成にあたって、前記ＣＲＴ６４b に表示される論理
回路図を確認しながら、ユーザ回路中のブロック化する
回路素子の、論理回路設計者の選択を入力するために用
いられる。前記キーボード６２は、当該論理回路設計用
ＣＡＤ装置を操作したり、種々のデータ設定等を行うた
めに用いられる。前記ＣＲＴ制御装置６４a 及び該ＣＲ
Ｔ制御装置６４a にて制御されるＣＲＴ６４b は、ビッ
トマップ表示装置であり、数字等の文字だけでなく、設
計中の論理回路図等の図形やグラフや画像等も表示する
ことができる。

【００３５】なお、前記システムバス７０は、前記ＣＰ
Ｕ５０、前記主記憶装置５２、前記ハードディスク装置
５４、前記光ディスク装置５６、前記フロッピディスク
装置５８、前記入出力装置６０、前記キーボード６１及
び前記ＣＲＴ制御装置６４aの間での、データ等の受け
渡しの際に用いられる。又、該論理回路設計用ＣＡＤ装
置においては、マルチウィンドウシステムが用いられて
おり、例えば複数のウィンドウ（シート）を開くことに
よって、論理回路設計者は複数の作業をほぼ並行して行
うことも可能である。

【００３６】図３〜図９は、それぞれ、本実施例の論理
回路最適化における置換可能論理ゲートと、これに対応
する置換先論理ゲートとを示す線図である。

【００３７】これら図３〜図９においては、それぞれ、
１つの前記置換可能論理ゲートが示されていると共に、
これが置き換えられる前記置換先論理ゲートとが示され
ている。

【００３８】前記置換可能論理ゲートは、設計中の論理
回路の最適化のために、置換可能な論理ゲートである。
一方、前記置換先論理ゲートは、前記置換可能論理ゲー
トに対応するものであり、該置換可能論理ゲートから置
き換えられるものである。前記置換可能論理ゲートとこ
れに対応する前記置換先論理ゲートとは、このような置
換関係の情報と共に、前記置換論理ゲートデータベース
に記憶されている。

【００３９】従って、例えば、前記図１の前記ステップ
１１４にて、前記関係論理ゲートが、設計中の論理回路
の最適化のために置換可能な否かを判定する際には、当
該関係論理ゲートが、前記置換論理ゲートデータベース
に記憶されている前記置換可能論理ゲートのいずれか１
つと同一であるか否かを、該置換論理ゲートデータベー
スを検索しながら判定することにより行う。

【００４０】まず、前記図３は、前記置換可能論理ゲー
トが、n 入力ＡＮＤ論理ゲートである。又、該置換可能
論理ゲートは、合計n 個ある入力のいずれか１つが、
“０（Ｌ状態）”、即ちグランド側に固定されたネット
に接続されている。

【００４１】このようなn 入力ＡＮＤ論理ゲートにおい
て、その出力Ｙは、常に“０（Ｌ状態）”である。従っ
て、この図３に示されるようなn 入力ＡＮＤ論理ゲート
は、グランドに固定されたネットに置き換えられる。

【００４２】図４は、前記置換可能論理ゲートが、n 入
力ＮＡＮＤ論理ゲートとなっている。又、該n 入力ＮＡ
ＮＤ論理ゲートは、合計n 個ある入力のうち、少なくと
も１つの入力が“０（Ｌ状態）”の論理状態に固定され
ている。即ち、該n 入力ＮＡＮＤ論理ゲートは、“０
（Ｌ状態）”の論理状態に固定されたネットに、少なく
とも１つの入力が接続されたものである。

【００４３】この図４に示されるようなn 入力ＮＡＮＤ
論理ゲートにおいて、その出力Ｙは常に“１（Ｈ状
態）”である。従って、この図４に示されるn 入力ＮＡ
ＮＤ論理ゲートは、図示される如く、常に“１（Ｈ状
態）”の論理状態に固定されたネットへと置き換えられ
る。

【００４４】図５は、前記置換可能論理ゲートが、２入
力ＡＮＤ論理ゲートとなっている。該２入力ＡＮＤ論理
ゲートは、合計２個ある入力のうち、少なくとも一方が
“１（Ｈ状態）”に固定されている。この図５に示す如
く、このような２入力ＡＮＤ論理ゲートは、“１（Ｈ状
態）”の論理状態に固定されていない他方の入力へのネ
ット（この図５では入力Ａ２の入力のネット）へと、そ
の出力Ｙを接続するネットに置き換えられる。

【００４５】図６は、前記置換可能論理ゲートが、３入
力ＯＲ論理ゲートとなっている。又、合計３個ある入力
のうち、少なくとも１つの入力が、“０（Ｌ状態）”の
論理状態に固定されたネットに接続されている。この図
６に図示される如く、このような３入力ＯＲ論理ゲート
は、“０（Ｌ状態）”の論理状態には固定されていない
入力のみを備えたＯＲ論理ゲートへと置き換えられる。
この図６では、１つの入力が“０（Ｌ状態）”の論理状
態に固定されているため、２入力ＯＲ論理ゲートへと置
き換えられている。

【００４６】なお、３つの入力のうち、２つの入力が
“０（Ｌ状態）”の論理状態に固定されている場合に
は、固定されていない１つの入力をその出力Ｙへと接続
するネットへと置き換えられる。又、全ての入力が“０
（Ｌ状態）”の論理状態に固定されている場合には、出
力Ｙが“０（Ｌ状態）”の論理状態へと固定するネット
へと置き換えられる。

【００４７】図７は、前記置換可能論理ゲートが、プリ
セット入力及びリセット入力付Ｄ型フリップフロップと
なっている。又、該Ｄ型フリップフロップの前記プリセ
ット入力及び前記リセット入力は、いずれも負論理入力
となっている。即ち、前記プリセット入力へと“０”が
入力されると、出力Ｑは“１”となり、出力ＱＮは
“０”となる。又、前記リセット入力へと“０”が入力
されると、前記出力Ｑは“０”となり、前記出力ＱＮは
“１”となる。

【００４８】従って、この図７に示されるように、前記
プリセット入力が“０”の論理状態に固定されたネット
に接続されたＤ型フリップフロップにおいては、前記出
力Ｑに接続されるネットが、“０”の論理状態に固定さ
れたネットに置き換えられる。更に、出力ＱＮに接続さ
れるネットが、“１”の論理状態に固定されるネットへ
と置き換えられる。

【００４９】図８及び図９は、前記置換可能論理ゲート
が、一般的なＤ型フリップフロップとなっている。これ
ら図８及び図９に示されるＤ型フリップフロップは、い
ずれも、クロック入力ＣＮの立下りにて、入力Ｄの論理
状態を保持し、保持された論理状態を出力Ｑとして出力
すると共に、保持された論理状態を反転させたものを、
出力ＱＮとして出力するというものである。

【００５０】特に、前記図８のＤ型フリップフロップで
は、前記入力Ｄが、“０”の論理状態に固定されたネッ
トに接続されている。一方、前記図９のＤ型フリップフ
ロップは、その入力Ｄが、“１”の論理状態に固定され
たネットへと接続されている。又、これら図８及び図９
に示されるように接続された、前記Ｄ型フリップフロッ
プは、それぞれ、前記クロック入力の第１個目の立下り
以降においては、その出力の論理状態は固定されたもの
となり、従って、それぞれ右側に図示されるようなネッ
トへと置き換えられる。

【００５１】図１０は、本実施例の論理回路設計用ＣＡ
Ｄ装置を用いて行う設計の対象となる論理回路の一例を
示す論理回路図である。

【００５２】この図１０に示される論理回路は、合計３
個の論理ゲートＧ１〜Ｇ３にて構成されている。論理ゲ
ートＧ１は、前記図７に示したものと同じ、プリセット
入力及びリセット入力を備えたＤ型フリップフロップで
ある。前記論理ゲートＧ２は、２入力ＡＮＤ論理ゲート
である。該２入力ＡＮＤゲートは、その１つの入力が
“０”の論理状態に固定されたネットに接続されてい
る。該２入力ＡＮＤゲートは、前記図３に示したn 入力
ＡＮＤゲートの、その入力数n を、“２”としたものに
対応する。従って、該論理ゲートＧ２は、前記図３の右
側に示されるようなネットに置き換えることが可能であ
る。前記論理ゲートＧ３は、３入力ＯＲ論理ゲートとな
っている。

【００５３】このような前記図１０に示される論理回路
においては、前述の如く、前記論理ゲートＧ２は、
“０”の論理状態にその出力Ｙに固定するネットを置き
換えることができる（前記図３の特に右側参照）。従っ
て、前記論理ゲートＧ１の前記リセット入力ＣＬは、
“０”の論理状態に固定されたネットに接続されている
こととなる。従って、該論理ゲートＧ１は、前記図７の
主として右側に示すように、所定のネットへと置き換え
ることができる。この図７に示されるような置き換えに
よって、前記論理ゲートＧ３の１つの入力は、“０”の
論理状態に固定されたネットに接続されていることとな
る。従って、該論理ゲートＧ３は、前記図６の主として
右側に示す如く、２入力ＯＲ論理ゲートへと置き換える
ことができる。

【００５４】図１１は、前述の設計対象の論理回路の一
例の論理回路最適化後を示す論理回路図である。

【００５５】この図１１に示される如く、前記図１０の
論理回路全体は、２入力ＯＲ論理ゲートである論理ゲー
トＧ３a と、“１”の論理状態に固定されたネットに接
続される出力Ｙ２とに置き換えることができる。このよ
うな論理回路の最適化によって、必要とされる素子数は
次のように大幅に減少される。

【００５６】（１）論理回路最適化前（図１０の論理回
路） a ：論理ゲートＧ１（Ｄ型フリップフロップ）＝７ＢＣ b ：論理ゲートＧ２（２入力ＡＮＤ論理ゲート）＝１Ｂ
Ｃ c ：論理ゲートＧ３（３入力ＯＲ論理ゲート）＝２ＢＣ （２）論理回路最適化後（図１１の論理回路） a ：論理ゲートＧ３a （２入力ＯＲ論理ゲート）＝１Ｂ
Ｃ

【００５７】なお、上記“ＢＣ”は、用いられる素子数
を表わす単位であり、ベーシックセル数を示す。該ベー
シックセル数は、ほぼレイアウト面積に比例する。例え
ば、１ＢＣは、ベーシックセルが１個ということであ
る。本実施例の論理回路最適化によれば、合計１０ＢＣ
必要とした論理回路を、１ＢＣの論理回路へと最適化す
ることができ、集積度を向上させることができている。
又、前記図１１に示される論理回路、及びこの論理回路
と比較される、この論理回路の最適化前の前記図１０の
論理回路から明らかな如く、本実施例による論理回路の
最適化の削減結果は、その論理回路図から容易に設計者
が把握することが可能である。

【００５８】

【発明の効果】以上説明した通り、本発明によれば、よ
り効率良く冗長回路を削減すると共に、削減結果を論理
回路図上にも反映することができるという優れた効果を
得ることができる。

【図面の簡単な説明】

【図１】本発明の要旨を示すフローチャート

【図２】本発明の論理回路最適化方法が適用された論理
回路設計用ＣＡＤ装置に用いられるハードウェア構成を
示すブロック図

【図３】本実施例の論理回路最適化における置換可能論
理ゲート（n 入力ＡＮＤ論理ゲート）とこれに対応する
置換先論理ゲートとを示す線図

【図４】本実施例の論理回路最適化における置換可能論
理ゲート（n 入力ＮＡＮＤ論理ゲート）とこれに対応す
る置換先論理ゲートとを示す線図

【図５】本実施例の論理回路最適化における置換可能論
理ゲート（２入力ＡＮＤ論理ゲート）とこれに対応する
置換先論理ゲートとを示す線図

【図６】本実施例の論理回路最適化における置換可能論
理ゲート（３入力ＯＲ論理ゲート）とこれに対応する置
換先論理ゲートとを示す線図

【図７】本実施例の論理回路最適化における置換可能論
理ゲート（プリセット入力及びリセット入力付Ｄ型フリ
ップフロップ）とこれに対応する置換先論理ゲートとを
示す線図

【図８】本実施例の論理回路最適化における置換可能論
理ゲート（Ｄ型フリップフロップのＤ入力“０”固定）
とこれに対応する置換先論理ゲートとを示す線図

【図９】本実施例の論理回路最適化における置換可能論
理ゲート（Ｄ型フリップフロップのＤ入力“１”固定）
とこれに対応する置換先論理ゲートとを示す線図

【図１０】本実施例の論理回路最適化の対象となる設計
中の論理回路の一例を示す論理回路図

【図１１】前記論理回路の一例の、論理回路最適化後の
論理回路を示す論理回路図

【符号の説明】

５０…ＣＰＵ ５２…主記憶装置 ５４…ハードディスク装置 ５６…光ディスク装置 ５８…フロッピディスク装置 ６０…入出力装置 ６２…キーボード ６４a …ＣＲＴ制御装置 ６４b …ＣＲＴ ７０…システムバス Ｇ１〜Ｇ３、Ｇ３a …論理ゲート Ｖcc…電源電圧 Ｇ…グランド Ｙ、Ｙ１、Ｙ２…出力

Claims (1)

【特許請求の範囲】
1. 【請求項１】論理回路の最適化のために置換可能な論理
   ゲートと、該論理ゲートから置き換えられる論理ゲート
   とを、対とし、予め、置換論理ゲートデータベースに記
   憶させておき、 まず、任意の論理状態に固定されたネットを、対象とな
   る論理回路から抽出し、 抽出された論理状態固定ネットへと、少なくとも１つの
   入力が接続された、関係論理ゲートを抽出し、 次に、前記置換論理ゲートデータベースを用いて、前記
   関係論理ゲートが、論理回路の最適化のために置換可能
   か判定して、該判定に従った論理回路最適化情報を生成
   することを特徴とする論理回路最適化方法。