JPH06177130A - 半導体装置の配線層およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 配線層の熱処理時に不純物領域の拡散を抑制
することを可能とする構造を有する半導体装置の配線層
およびその製造方法を提供する。 【構成】 第２配線層４０を構成する第２高融点金属シ
リサイド層１８を、第１配線層３０を構成する第１高融
点金属シリサイド層５の材料よりも低温の加熱処理で低
抵抗化する材料を用いて形成している。これにより、第
１高融点金属シリサイド層５の加熱処理時に、半導体基
板１に形成された不純物領域９，９，１３内の不純物の
拡散が抑制され、半導体装置の素子特性の悪化を防止す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置の配線層
に関し、特に、半導体装置内に形成された半導体素子に
影響を与えない構造を有する半導体装置の配線層および
その製造方法に関するものである。

【０００２】

【従来の技術】図１９は、ＤＲＡＭのメモリセルの平面
構造図であり、図２０は、図１９中の切断線Ａ−Ａに沿
った方向からの断面構造図である。

【０００３】まず、図１９および図２０を参照して、Ｄ
ＲＡＭのメモリセルの構造について説明する。シリコン
基板１表面には所定の方向に延びる複数のワード線３０
と、これに直交する方向に延びる複数のビット線４０と
が行列状に配置されている。また、複数のメモリセルが
このワード線３０およびビット線４０に沿って行列状に
配置されている。メモリセルは１つのトランスファーゲ
ートトランジスタ１００と１つのキャパシタ２００とか
ら構成されている。

【０００４】トランスファーゲートトランジスタ１００
はシリコン基板１表面上にゲート絶縁層３を介在させて
形成されたゲート電極（ワード線）３０と１対のソース
・ドレイン領域９，９とを含む。キャパシタ２００は、
下部電極２３、誘電体層２５および上部電極２６の積層
構造を有する。キャパシタ２００の下部電極２３は、比
較的平坦な形状を有するベース部分２３ａと鉛直方向に
向かって突出した立壁部２３ｂとから構成されている。

【０００５】これにより、このような構造において、キ
ャパシタの表面積を拡大し、キャパシタ容量を増大す
る。キャパシタ２００の上部は、第１層間絶縁層２７に
覆われている。この第１層間絶縁層２７の表面上には、
配線層２８が形成されている。さらに、配線層２８を覆
う第２層間絶縁膜２９が形成されている。なお、この第
２層間絶縁膜２９の上には、配線層とパシベーション膜
が存在するが、図においては省略している。

【０００６】ビット線４０は、ワード線３０と直交する
方向に、かつキャパシタ４５の上端部より低い位置に形
成されている。このような構造をいわゆる埋込型ビット
線と称する。ビット線４０は、トランスファーゲートト
ランジスタ１００の一方のソース・ドレイン領域９に接
続されている。

【０００７】ゲート電極（ワード線）３０は、内部に不
純物を含む多結晶シリコン層４と、この多結晶シリコン
層４の上部表面に沿って形成されたたとえばタングステ
ンシリサイド層５とから構成されている。ゲート電極３
０の上部は、シリコン酸化膜などからなる上部絶縁膜６
で覆われており、また、その側面は同じくシリコン酸化
膜などからなる側部絶縁膜１０により覆われている。こ
の上部絶縁膜６および側部絶縁膜１０は、ビット線４０
とゲート電極３０との間の絶縁性を確保している。

【０００８】また、ビット線４０は、ゲート電極３０と
同じように、ポリシリコン層１７、このポリシリコン層
１７の上面に沿って形成されたタングステンシリサイド
層３８とから構成されている。さらに、このビット線４
０の上部には、上部絶縁層１９が形成され、その側面に
は側部絶縁層３３が形成されている。この上部絶縁層１
９および側部絶縁層３３は、たとえばキャパシタ２００
の下部電極２３との間の絶縁性を確保している。

【０００９】次に、上記のようなワード線およびビット
線を含むメモリセルの製造工程について、図２１ないし
図３４を参照して説明する。図２１ないし図３４は、図
２０に示す断面構造に対応した製造工程図である。

【００１０】まず、図２１を参照して、シリコン基板１
表面の所定領域にＬＯＣＯＳ法を用いて厚い酸化膜から
なるフィールド酸化膜２を形成する。

【００１１】次に、図２２を参照して、シリコン基板１
表面に酸化膜あるいは窒化膜などのゲート絶縁膜３を形
成する。さらに、その表面上にＣＶＤ（Chemical Vapor
Depositiol ）法などを用いてポリシリコン層４を５０
０〜２０００オングストロームの厚さに堆積する。その
後、このポリシリコン層４の上に、ＣＶＤ法やスパッタ
リング法を用いて、タングステン（Ｗ）層を１００〜１
０００オングストロームの厚さ形成する。その後、たと
えば、ＣＶＤ法を用いてタングステン層を形成した場
合、拡散炉アニールにより熱処理を施す。この熱処理に
より、ポリシリコン層４表面に接したタングステン層が
シリサイド反応を生じ、ポリシリコン層４の上面にタン
グステンシリサイド層５が形成され、同時に、このタン
グステンシリサイド層５の低抵抗化（約５０〜８０μΩ
ｃｍ）も図られる。

【００１２】次に、このタングステンシリサイド層５の
上に、シリコン酸化膜あるいはシリコン窒化膜などから
なる絶縁膜６を形成する。

【００１３】次に、図２３を参照して、絶縁層６上に、
所定形状のパターンを有するレジスト膜７を形成し、こ
のレジスト膜７をマスクとして、絶縁層６のエッチング
を行ない、所定の形状にパターニングを行なう。

【００１４】次に、図２４を参照して、上記レジスト膜
７を除去した後、所定の形状にパターニングされた絶縁
層６をマスクとして、タングステンシリサイド層５およ
びポリシリコン層４のエッチングを行なう。これによ
り、ポリシリコン層４およびタングステンシリサイド層
５の２層構造からなるワード線３０が完成する。その
後、ゲート電極３０および絶縁膜６をマスクとして、半
導体基板１の表面に不純物８を注入し、１対のソース・
ドレイン領域９，９を形成する。

【００１５】次に、図２５を参照して、シリコン基板１
上の全面にＣＶＤ法を用いてシリコン酸化膜あるいはシ
リコン窒化膜からなる絶縁膜１０を形成する。

【００１６】その後、図２６を参照して、反応性イオン
エッチングなどの異方性エッチングを施して、絶縁層１
０をゲート電極３０の側壁のみに残存させる。

【００１７】次に、図２７を参照して、半導体基板１の
表面に１対のソース・ドレイン領域９，９の一方の領域
のみを開口したレジスト膜１１を形成し、このレジスト
膜１１をマスクとして、半導体基板１表面に不純物を注
入し、不純物領域１３を形成する。

【００１８】次に、図２８を参照して、半導体基板１の
上の全面にＣＶＤ法を用いてシリコン酸化膜あるいはシ
リコン窒化膜などの絶縁層１４を形成する。

【００１９】次に、図２９を参照して、再び、半導体基
板１の上面に不純物領域１３の上方のみ開口したレジス
ト膜１５を形成し、このレジスト膜１５をマスクとし
て、絶縁層１４のエッチングを行なう。

【００２０】次に、図３０を参照して、半導体基板１の
全面に、ＣＶＤ法などを用いて、多結晶シリコン層１７
を５００〜２０００オングストローム厚さ堆積する。そ
の後、図３１を参照して、この多結晶シリコン層１７の
上に、ＣＶＤ法やスパッタリング法等を用いてタングス
テン（Ｗ）層を１００〜１０００オングストローム厚さ
形成する。その後、たとえば、ＣＶＤ法を用いてタング
ステン層を形成した場合、ランプアニール法を用いて、
窒素雰囲気中において、温度９００〜１１００℃で、１
０〜６０秒間熱処理を施す。この熱処理により、多結晶
シリコン層１７表面に接したタングステン層がシリサイ
ド反応を生じ、多結晶シリコン層１７の表面にタングス
テンシリサイド層３８が形成され、同時にこのタングス
テンシリサイド層３８の低抵抗化（約５０〜６０μΩｃ
ｍ）も図られる。

【００２１】次に、図３２を参照して、タングステンシ
リサイド膜３８の上面に、ＣＶＤ法を用いて、シリコン
酸化膜やシリコン窒化膜などからなる絶縁層１９を形成
する。

【００２２】その後、図３３を参照して、レジスト膜２
０を形成し、このレジスト膜２０をマスクとしてエッチ
ングにより、絶縁層１９のパターニングを行なう。

【００２３】次に、図３４を参照して、レジスト膜２０
を除去した後、絶縁層１９をマスクとして、エッチング
によりタングステンシリサイド膜３８および多結晶シリ
コン層１７のパターニングを行ない、タングステンシリ
サイド膜３８および多結晶シリコン層１７の２層構造か
らなるビット線４０が完成する。

【００２４】この後、キャパシタの製造を行なうことに
より、図２０に示す断面構造の半導体装置が完成する。

【００２５】

【発明が解決しようとする課題】しかしながら、上記従
来技術においては、図３５を用いて、以下に説明する問
題点を有している。図３５は、ビット線４０と、ソース
・ドレイン領域９，９とのコンタクト部を示す拡大断面
図である。

【００２６】まず、図３５を参照して、ソース・ドレイ
ン領域９，９のビット線４０とのコンタクト部に、多結
晶シリコン層１７を形成し、この多結晶シリコン層１７
の上面にタングステン層を堆積した後、所定の熱処理を
施すことにより、タングステン層をシリサイド化し、タ
ングステンシリサイド層３８を形成している。

【００２７】しかし、このタングステンシリサイド層３
８の拡散炉アニールによる熱処理時に、１対のソース・
ドレイン領域９，９および不純物領域１３の不純物が、
図中点線に示すように拡散され、トランスファーゲート
トランジスタ１００のチャネル幅（図中Ｌ₁ ）が、短く
なってしまい（図中Ｌ₂ ）、ドレイン領域の空乏層がソ
ース領域の空乏層とつながってしまう、いわゆるパンチ
スルー現象を起こしやすくなるといった問題点が生じて
いる。

【００２８】この発明は、このような問題点を解決する
ためになされたもので、配線層の熱処理時に、不純物領
域の不純物の拡散を抑制することを可能とした構造を有
する半導体装置の配線層およびその製造方法を提供する
ことを目的とする。

【００２９】

【課題を解決するための手段】この発明に基づいた請求
項１に記載の半導体装置の配線層においては、半導体基
板と、上記半導体基板に形成された不純物領域と、上記
半導体基板上に絶縁膜を介して設けられた、第１の高融
点金属シリサイド層を含む第１の配線層と、上記第１の
配線層との間に絶縁膜を介して設けられた第２の高融点
金属シリサイド層を含む第２の配線層とを備えている。
さらに、上記第２の高融点金属シリサイド層は、上記第
１の高融点金属シリサイド層よりも低い温度あるいは短
時間の加熱処理で低抵抗化する材料からなっている。

【００３０】次に、この発明に基づいた請求項２に記載
の半導体装置の配線層においては、上記請求項１に記載
の半導体装置の配線層であって、上記第１の高融点金属
シリサイド層はタングステンシリサイドからなり、上記
第２の高融点金属シリサイド層はチタンシリサイドから
なる。

【００３１】次に、この発明に基づいた請求項３に記載
の半導体装置の配線層の製造方法においては、以下の工
程を備えている。

【００３２】まず、半導体基板の上に絶縁膜を介して、
第１の温度で低抵抗化する第１の高融点金属シリサイド
層を含む第１の配線層が、前記第１の温度での熱処理を
経て形成される。

【００３３】次に、上記第１の配線層を形成した後に、
上記半導体基板の表面に不純物を導入し、不純物領域が
形成される。

【００３４】次に、上記不純物領域を形成した後に、上
記第１の配線層との間に層間絶縁膜を介して、上記第１
の温度よりも低い第２の温度で低抵抗化する第２の高融
点金属シリサイド層を含む第２配線層が、前記第２の温
度での熱処理を経て形成される。

【００３５】次に、この発明に基づいた請求項４に記載
の半導体装置の配線層の製造方法においては、請求項３
に記載の半導体装置の配線層の製造方法であって、上記
第１の配線層はタングステンシリサイドであり、上記第
２の配線層はチタンシリサイドであり、上記第１の温度
は９００〜１１００℃であり、上記第２の温度は６００
〜８００℃である。

【００３６】

【作用】この発明に基づいた半導体装置およびその製造
方法によれば、不純物領域より後に形成される第２配線
層が、不純物領域より前に形成される第１配線層よりも
低い温度の熱処理を経て形成され、かつ低抵抗化され
る。そのため、第２配線層形成のための熱処理において
は、半導体基板に形成された不純物領域内の不純物の半
導体基板への拡散が比較的抑制されるために、加熱処理
時における不純物領域の拡大が抑えられる。

【００３７】

【実施例】以下、この発明のに基づいた第１の実施例に
ついて図を用いて説明する。この実施例による半導体装
置の配線層の構造は、特定の半導体装置に限定されるも
のではなく広く適用することが可能である。その一例と
して、以下に示す実施例では、ＤＲＡＭのワード線（ゲ
ート電極）あるいはビット線に適用した例について説明
する。

【００３８】図１は、ＤＲＡＭのメモリセルの平面構造
図であり、図２は、図１中の切断線Ａ−Ａに沿った方向
からの断面構造図である。図１および図２を参照して、
まずＤＲＡＭのメモリセルの構造について説明する。シ
リコン基板１表面には所定の方向に延びる複数のワード
線３０と、これに直交する方向に延びる複数のビット線
４０とが行列状に配置されている。また、複数のメモリ
セルがワード線３０およびビット線４０に沿って行列状
に配置されている。メモリセルは１つのトランスファー
ゲートトランジスタ１００と１つのキャパシタ２００と
から構成される。

【００３９】トランスファーゲートトランジスタ１００
はシリコン基板１表面上にゲート絶縁層３を介在して形
成されたゲート電極（ワード線）４と１対のソース・ド
レイン領域９，９とを含む。キャパシタ２００は下部電
極２３、誘電体膜２５および上部電極２６の積層構造を
有する。キャパシタ２００の下部電極２３は比較的平坦
な形状を有するベース部分２３ａと鉛直上方に向かって
突出した立壁部２３ｂとから構成されている。

【００４０】これにより、このような構造はキャパシタ
の表面積を拡大しキャパシタ容量を増大している。キャ
パシタ２００の上部は第１層間絶縁層２７に覆われてい
る。この第１層間絶縁層２７の表面上には、配線層２８
が形成される。さらに、配線層２８を覆う第２層間絶縁
膜２９が形成されている。なお、この第２層間絶縁膜２
９の上には、配線層とパシベーション膜があるが、図に
おいては省略している。

【００４１】ビット線４０は、ワード線３０と直交する
方向に、かつキャパシタ２００の上端部より低い位置に
形成されている。このような構造をいわゆる埋込型ビッ
ト線と称している。また、ビット線４０は、トランスフ
ァーゲートトランジスタ１００の一方のソース・ドレイ
ン領域９に接続されている。

【００４２】ゲート電極３０は、内部に不純物を含む多
結晶シリコン層４と、この多結晶シリコン層４の両側面
に沿って形成されたタングステンシリサイド層５とから
構成されている。ゲート電極３０の上部は、シリコン酸
化膜などからなる上部絶縁層６で覆われており、また、
その側面は同じくシリコン酸化膜などからなる側部絶縁
膜１０により覆われている。この上部絶縁膜６および側
部絶縁膜１０は、ビット線４０とゲート電極３０との間
の絶縁性を確保している。

【００４３】また、ビット線４０は、ゲート電極３０と
同じように、多結晶シリコン層１７と、この多結晶シリ
コン層１７の上面に形成されたチタンシリサイド層１８
とから構成されている。さらに、ビット線４０の上部に
は上部絶縁層１９が形成され、その側面には側部絶縁層
３３が形成されている。この上部絶縁層１９および側部
絶縁層３３は、たとえばキャパシタ２００中の下部電極
２３との間の絶縁性を確保している。

【００４４】次に、上記のようなワード線およびビット
線を含むメモリセルの製造工程について説明する。図３
ないし図１６は、図２に示す断面構造に対応した製造工
程図である。

【００４５】まず、図３を参照して、シリコン基板１の
表面の所定の領域にＬＯＣＯＳ法を用いて厚い酸化膜か
らなるフィールド酸化膜２を形成する。

【００４６】次に、図４を参照して、シリコン基板１表
面に酸化膜あるいは窒化膜などのゲート絶縁膜３を形成
する。さらに、その表面上にＣＶＤ法などを用いて多結
晶シリコン層４を５００〜２０００オングストロームの
厚さ堆積する。その後、この多結晶シリコン層４の上に
ＣＶＤ法やスパッタリング法を用いて、タングステン層
を１００〜１０００オングストロームの厚さ形成する。
たとえば、タングステン層をＣＶＤ法により形成した場
合、その後、ランプアニール法を用いて、窒素雰囲気中
で温度９００〜１１００℃で１０〜６０秒間熱処理を施
す。この熱処理により、多結晶シリコン層４表面に接し
たタングステン層がシリサイド反応を生じ、多結晶シリ
コン層４の上面にタングステンシリサイド層５が形成さ
れるとともに、タングステンシリサイド層の低抵抗化
（約５０〜８０μΩｍ）がは図られる。さらに、タング
ステンシリサイド層５の上に、ＣＶＤ法を用いてシリコ
ン酸化膜あるいはシリコン窒化膜からなる絶縁層６を形
成する。

【００４７】次に、図５を参照して、絶縁層６の上面
に、所定のパターンが形成されたレジスト膜７を形成
し、このレジスト膜７をマスクとして、エッチングによ
り絶縁層６のパターニングを行なう。その後、図６を参
照して、レジスト膜７を除去した後、絶縁層６をマスク
として、タングステンシリサイド層５および多結晶シリ
コン層４のパターニングを行なう。これにより、所定形
状のゲート電極３０が形成する。その後、絶縁層６およ
びゲート電極３０をマスクとして、半導体基板１の表面
に不純物８を注入し、１対のソース・ドレイン領域９，
９を形成する。

【００４８】次に、図７を参照して、半導体基板１上の
全面にＣＶＤ法を用いてシリコン酸化膜あるいはシリコ
ン窒化膜からなる絶縁層１０を形成する。

【００４９】次に、図８を参照して、反応性イオンエッ
チングなどの異方性エッチングを施して、絶縁層１０を
ゲート電極（ワード線）３０の側壁のみに残存させる。

【００５０】次に、図９を参照して、半導体基板１の表
面に、１対のソース・ドレイン領域９の一方の領域のみ
を開口したレジスト膜１１を形成し、このレジスト膜１
１をマスクとして、基板表面に不純物１２を注入し、不
純物領域１３を形成する。

【００５１】次に、図１０を参照して、半導体基板１の
上の全面にＣＶＤ法を用いてシリコン酸化膜あるいはシ
リコン窒化膜などの絶縁層１４を形成する。

【００５２】次に、図１１を参照して、再び半導体基板
１の上面に、不純物領域１３の上方のみ開口したレジス
ト膜１５を形成し、このレジスト膜１５をマスクとし
て、絶縁層１４のエッチングを行なう。

【００５３】次に、図１２を参照して、半導体基板１の
表面に、ＣＶＤ法などを用いて、多結晶シリコン層１７
を５００〜２０００オングストロームの厚さ堆積する。
その後、図１３を参照してこの多結晶シリコン層１７上
に、ＣＶＤ法を用いてチタン層を１００〜１０００オン
グストロームの厚さ形成する。その後、ランプアニール
法を用いて、窒素雰囲気中で温度６００〜８００℃で、
１０〜６０秒間熱処理を施す。この熱処理により、多結
晶シリコン層１７表面に接したチタン層がシリサイド反
応を生じ、多結晶シリコン層１７の表面にチタンシリサ
イド層１８が形成される。また、図１７に示すタングス
テンシリサイドとチタンシリサイドの熱処理温度（℃）
と比抵抗（μΩｍ）の関係を示すグラフからもわかるよ
うに、シリサイド反応のために熱処理により、このチタ
ンシリサイド層１７の低抵抗化（約１０〜３０μΩｍ）
が図られる。このときの熱処理はタングステンシリサイ
ドの場合と比べると低温度で行なわれるために、この熱
処理時によるソース・ドレイン領域９，９および不純物
領域１３中の不純物の拡散は比較的小規模に抑えられ
る。

【００５４】次に、図１４を参照して、チタンシリサイ
ド層１８の上面に、ＣＶＤ法を用いてシリコン酸化膜な
どからなる絶縁層１９を形成する。

【００５５】その後、図１５を参照して、レジスト膜２
０を形成し、このレジスト膜２０をマスクとしてエッチ
ングにより絶縁層１９のパターニングを行なう。

【００５６】次に、図１６を参照して、レジスト膜２０
を除去した後、絶縁層１９をマスクとしてエッチングに
より、チタンシリサイド膜１８および多結晶シリコン層
１７のパターニングを行ない、チタンシリサイド層１８
および単結晶シリコン層１７からなるビット線４０を形
成する。

【００５７】この後、キャパシタの製造を行なうことに
より、図１８に示す断面構造の半導体装置が完成する。

【００５８】なお、上記実施例において、ゲート電極の
第１高融点シリサイド層にチタンシリサイド層を用いて
もかまわないが、エッチングによる加工性が良くおよび
半導体基板１との温度差によって生じる熱ストレスが小
さいタングステンシリサイド層を用いることが望まし
い。

【００５９】以上説明したように、ビット線を構成する
配線層に、タングステンシリサイドよりも低温で低抵抗
化するチタンシリサイド層を用いることにより、このチ
タン層のシリサイド化および低抵抗化の熱処理時におい
ても、不純物領域９，９および不純物領域１３の不純物
が拡散されることなく、トランスファーゲートトランジ
スタ１００のチャネル長さを維持することが可能とな
る。

【００６０】次に、この発明に基づいた第２の実施例に
ついて、図１８を参照して説明する。

【００６１】図１８は、図１中の切断線Ａ−Ａに沿った
方向に対応した断面構造図である。この第２の実施例に
おいては、ＤＲＡＭのゲート電極３０をタングステンシ
リサイドのみによって形成し、ビット線４０をチタンシ
リサイドのみによって形成している。

【００６２】上記構造よりなるＤＲＡＭを形成する工程
は、まずワード線にあっては、第１の実施例に示す図４
の工程において、シリサイド工程を含まずに、直接タン
グステンシリサイドをＣＶＤ法により、温度約３００〜
６００℃の条件で形成する。この場合、成膜直後の抵抗
は高いため、図１７に示すように、８００℃以上程度の
熱処理を施さなければ十分な低抵抗値は得られない。

【００６３】一方、ビット線の形成においては、図１２
および図１３に示す工程において、シリサイド工程を含
まずに直接チタンシリサイドをＣＶＤ法により、温度約
３５０〜７００℃の条件で形成する。７００℃程度で成
膜した場合は、直後においても低抵抗な膜が得られる。
３００℃程度の低温成膜を行なった場合は、後工程で７
００℃程度の熱処理を加えることで十分な低抵抗値が得
られる。いずれにしてもタングステンシリサイドのよう
に８００℃以上もの高温熱処理は必要としない。

【００６４】この第２の実施例においても、成膜工程以
降の熱処理工程における所定の設定温度により、図１７
に示すタングステンシリサイドとチタンシリサイドの熱
処理温度（℃）と比抵抗（μΩｍ）の関係を示すグラフ
からも分かるように、チタンシリサイドの低抵抗化を図
ることができる。このときの熱処理は、タングステンシ
リサイドの場合と比べると低温度で行なわれるために、
この所定の温度の処理時においても、ソース・ドレイン
領域９，９および不純物領域１３中の不純物の拡散は比
較的小規模に抑えられる。

【００６５】以上、この構造および製造方法を用いるこ
とによっても、第１の実施例におけるＤＲＡＭと同様の
作用効果を得ることができる。

【００６６】なお、上記各実施例は、本発明をＤＲＡＭ
に適用した例を示しているが、この構造に限られること
なく、不純物領域とこの不純物領域よりも前に形成され
た第１高融点金属シリサイド層を含む第１配線層と、こ
の第１配線層との間に絶縁膜を介し、不純物領域よりも
後に形成された第２高融点金属シリサイド法を含む第２
配線層とを備える構造を有する半導体装置の配線層の場
合に、一般的に適用可能である。

【００６７】また、上記第１および第２の実施例におい
てシリサイド層を形成する場合においては、ＣＶＤ法を
用いて形成したが、この方法に限らず、スパッタリング
法を用いて形成することによっても、シリサイド層の形
成およびこのシリサイドの低抵抗化を図ることが可能で
ある。

【００６８】これまで述べてきた熱処理はシリサイド化
およびその低抵抗化を目的としたものについてのみ触れ
てきたが、Ａｌ配線膜の下の層間平坦化膜（たとえばＢ
ＰＳＧ）の平坦化リフローを目的とした熱処理もシリサ
イドの抵抗値を左右する。この場合、たとえば埋込型ビ
ット線構造のＤＲＡＭで説明した場合、ビット線にチタ
ンシリサイドを用いればリフロー用熱処理として８００
℃が必要とするとビット線の抵抗は十分下がっているこ
とになり、低抵抗化シリサイド化のための熱処理を兼ね
ることができる。一方、ビット線にタングステンシリサ
イドを用いるとリフローとしては、８００℃で十分で
も、ビット線抵抗としてはさらに高温処理が望まれ、不
純物領域中の不純物拡散が避けなれなくなる。また、以
上の説明はシリサイド化の低抵抗化、シリサイド化のた
めの熱処理温度の工程についてのみ述べてきたが第２層
目の配線用シリサイドとして第１層目のシリサイドより
も高温処理を要するが短時間で低抵抗化、シリサイド化
が終了し、結果的に不純物の拡散が抑えられるような材
料でもよい。

【００６９】

【発明の効果】この発明に基づいた半導体装置およびそ
の製造方法によれば、不純物領域より後に形成される第
２配線層が、不純物領域より前に形成される第１配線層
よりも低い温度の熱処理をへて形成され、かつ低抵抗化
される。そのため、第２配線層形成のための熱処理時に
おいては、半導体基板に形成された不純物領域内の不純
物の半導体基板への拡散が比較的抑制されるために、加
熱処理時における不純物領域の拡大が抑えられる。その
結果、ＤＲＡＭなどに適用した場合においては、不純物
領域の拡大によるパンチスルーや単チャンネル化を防止
することが可能となり、半導体装置の信頼性の向上を図
ることが可能となる。

【図面の簡単な説明】

【図１】この発明の第１実施例のＤＲＡＭのメモリセル
の平面構造図である。

【図２】図１中の切断線Ａ−Ａに沿った方向からの断面
構造図である。

【図３】図２に示すメモリセルの製造工程を示した第１
工程図である。

【図４】図２に示すメモリセルの製造工程を示した第２
工程図である。

【図５】図２に示すメモリセルの製造工程を示した第３
工程図である。

【図６】図２に示すメモリセルの製造工程を示した第４
工程図である。

【図７】図２に示すメモリセルの製造工程を示した第５
工程図である。

【図８】図２に示すメモリセルの製造工程を示した第６
工程図である。

【図９】図２に示すメモリセルの製造工程を示した第７
工程図である。

【図１０】図２に示すメモリセルの製造工程を示した第
８工程図である。

【図１１】図２に示すメモリセルの製造工程を示した第
９工程図である。

【図１２】図２に示すメモリセルの製造工程を示した第
１０工程図である。

【図１３】図２に示すメモリセルの製造工程を示した第
１１工程図である。

【図１４】図２に示すメモリセルの製造工程を示した第
１２工程図である。

【図１５】図２に示すメモリセルの製造工程を示した第
１３工程図である。

【図１６】図２に示すメモリセルの製造工程を示した第
１４工程図である。

【図１７】タングステンシリサイドとチタンシリサイド
の熱処理温度と比抵抗の関係を示す図である。

【図１８】この発明の第２実施例のＤＲＡＭのメモリセ
ルの断面構造図である。

【図１９】従来技術のＤＲＡＭのメモリセルの平面構造
図である。

【図２０】図１９中の切断線Ａ−Ａに沿った方向からの
断面構造図である。

【図２１】図２０に示すメモリセルの製造工程を示した
第１工程図である。

【図２２】図２０に示すメモリセルの製造工程を示した
第２工程図である。

【図２３】図２０に示すメモリセルの製造工程を示した
第３工程図である。

【図２４】図２０に示すメモリセルの製造工程を示した
第４工程図である。

【図２５】図２０に示すメモリセルの製造工程を示した
第５工程図である。

【図２６】図２０に示すメモリセルの製造工程を示した
第６工程図である。

【図２７】図２０に示すメモリセルの製造工程を示した
第７工程図である。

【図２８】図２０に示すメモリセルの製造工程を示した
第８工程図である。

【図２９】図２０に示すメモリセルの製造工程を示した
第９工程図である。

【図３０】図２０に示すメモリセルの製造工程を示した
第１０工程図である。

【図３１】図２０に示すメモリセルの製造工程を示した
第１１工程図である。

【図３２】図２０に示すメモリセルの製造工程を示した
第１２工程図である。

【図３３】図２０に示すメモリセルの製造工程を示した
第１３工程図である。

【図３４】図２０に示すメモリセルの製造工程を示した
第１４工程図である。

【図３５】従来技術におけるメモリセルの問題点を示す
断面構造図である。

【符号の説明】

１ 半導体基板 ２ フィールド酸化膜 ３ ゲート絶縁膜 ４，１７ ポリシリコン層 ５ タングステンシリサイド ６，１０，１４，１９ 絶縁層 ７，１１，１５，２０ レジスト膜 ８，１２ 不純物 ９ ソース・ドレイン領域 １３ 不純物領域 １６ コンタクトホール １８ チタンシリサイド ２３ａ ストレージノード（平坦部） ２３ｂ ストレージノード（立壁部） ２５ 誘電体膜 ２６ セルプレート（上部電極） ２７，２９ 層間絶縁膜 ２８ 配線層 ３０ ゲート電極 ４０ ビット線 １００ トランスファーゲートトランジスタ ２００ キャパシタ なお、図中同一符号は、同一または相当部分を示す。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板に形成された不純物領域と、 前記半導体基板上に絶縁膜を介して設けられた第１の高
   融点金属シリサイド層を含む第１の配線層と、 前記第１の配線層との間に絶縁膜を介して設けられた第
   ２の高融点金属シリサイド層を含む第２の配線層と、 を備え、 前記第２の高融点金属シリサイド層は、前記第１の高融
   点金属シリサイド層よりも低い温度あるいは短時間の加
   熱処理で低抵抗化された材料からなる、 半導体装置の配線層。
2. 【請求項２】 前記第１の高融点金属シリサイド層は、
   タングステンシリサイドからなり、前記第２の高融点金
   属シリサイド層はチタンシリサイドからなる請求項１に
   記載の半導体装置の配線層。
3. 【請求項３】 半導体基板の上に絶縁膜を介して、第１
   の温度で低抵抗化する第１の高融点金属シリサイド層を
   含む第１の配線層を、前記第１の温度での熱処理を経て
   形成する工程と、 前記第１の配線層を形成した後、前記半導体基板の表面
   に不純物を導入し、不純物領域を形成する工程と、 前記不純物領域を形成した後に、前記第１の配線層との
   間に絶縁膜を介して、前記第１の温度よりも低い第２の
   温度で低抵抗化する第２の高融点金属シリサイド層を含
   む第２の配線層を、前記第２の温度での熱処理を経て形
   成する工程と、を備えた半導体装置の配線層の製造方
   法。
4. 【請求項４】 前記第１の配線層は、タングステンシリ
   サイドであり、前記第２の配線層は、チタンシリサイド
   であり、前記第１の温度は、９００〜１１００℃であ
   り、前記第２の温度は６００〜８００℃である、 請求項３に記載の半導体装置の配線層の製造方法。