JPH06177158A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH06177158A JPH06177158A JP35078392A JP35078392A JPH06177158A JP H06177158 A JPH06177158 A JP H06177158A JP 35078392 A JP35078392 A JP 35078392A JP 35078392 A JP35078392 A JP 35078392A JP H06177158 A JPH06177158 A JP H06177158A
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Abstract
(57)【要約】
【目的】 高融点金属によるゲート電極を、深いリセス
構造内に安定で高い制御性でもって形成できる製造方法
を得る。 【構成】 平坦なチャネル層３上にプレーナ技術により
高融点金属からなるゲート電極４’を形成し、これをＳ
ｉＯ膜で覆って不要部を除去することによりゲート電極
４を覆ってＳｉＯ選択結晶成長マスク５’を形成し、該
選択結晶成長マスク５’をマスクとしてＭＯＣＶＤ法に
よりチャネル層３’，及びコンタクト層６を順次エピタ
キシャル成長することにより、リセス型高融点ゲートＭ
ＥＳＦＥＴを製造する。 【効果】 複雑な構造と、その高度な製造方法とを必要
とせず、既に確立されたプレーナ技術と選択結晶成長技
術とを利用して、高制御性，高生産性でもって、リセス
型高融点金属ゲートＦＥＴを形成することができる。
構造内に安定で高い制御性でもって形成できる製造方法
を得る。 【構成】 平坦なチャネル層３上にプレーナ技術により
高融点金属からなるゲート電極４’を形成し、これをＳ
ｉＯ膜で覆って不要部を除去することによりゲート電極
４を覆ってＳｉＯ選択結晶成長マスク５’を形成し、該
選択結晶成長マスク５’をマスクとしてＭＯＣＶＤ法に
よりチャネル層３’，及びコンタクト層６を順次エピタ
キシャル成長することにより、リセス型高融点ゲートＭ
ＥＳＦＥＴを製造する。 【効果】 複雑な構造と、その高度な製造方法とを必要
とせず、既に確立されたプレーナ技術と選択結晶成長技
術とを利用して、高制御性，高生産性でもって、リセス
型高融点金属ゲートＦＥＴを形成することができる。
Description
【０００１】
【産業上の利用分野】この発明は電界効果トランジスタ
及びその製造方法に関し、特に高出力，高信頼性の特性
を有する高融点金属ゲート・リセス型電界効果トランジ
スタ（以下ＦＥＴと称す）の製造において、高生産性，
高歩留り，高構造制御性を実現することのできるものに
関するものである。
及びその製造方法に関し、特に高出力，高信頼性の特性
を有する高融点金属ゲート・リセス型電界効果トランジ
スタ（以下ＦＥＴと称す）の製造において、高生産性，
高歩留り，高構造制御性を実現することのできるものに
関するものである。
【０００２】
【従来の技術】近年、ＧａＡｓ材料によるショットキ接
合型電界効果トランジスタ（以下、ＭＥＳＦＥＴと称
す）や、これを発展させた高電子移動度電界効果トラン
ジスタ（以下、ＨＥＭＴと称す）は、マイクロ波帯の能
動デバイスとして広く応用されており、特にその高出力
化と高信頼性化とが、これらがさらに広く応用されるた
めに重大な課題となっている。上記のうち、高出力化の
ためにはゲート耐圧を向上しなければならず、そのため
にはリセス型ゲート構造とすることが効果的である。
合型電界効果トランジスタ（以下、ＭＥＳＦＥＴと称
す）や、これを発展させた高電子移動度電界効果トラン
ジスタ（以下、ＨＥＭＴと称す）は、マイクロ波帯の能
動デバイスとして広く応用されており、特にその高出力
化と高信頼性化とが、これらがさらに広く応用されるた
めに重大な課題となっている。上記のうち、高出力化の
ためにはゲート耐圧を向上しなければならず、そのため
にはリセス型ゲート構造とすることが効果的である。
【０００３】また、上記信頼性の向上のためには、ゲー
ト電極のショットキー接合部の耐熱性が高い高融点金属
ゲートの採用が効果的である。従って、高融点金属ゲー
トによるリセス型ＦＥＴの構造が高出力化，高信頼性化
には適している。
ト電極のショットキー接合部の耐熱性が高い高融点金属
ゲートの採用が効果的である。従って、高融点金属ゲー
トによるリセス型ＦＥＴの構造が高出力化，高信頼性化
には適している。
【０００４】図２は、例えば特開昭６３−１７４３７４
号に示されたリセス型ＦＥＴの構造，製造方法の概念を
応用してなされている，従来の高融点金属ゲートによる
リセス型ＭＥＳＦＥＴのプロセスフロー図を示す。この
図２を用いて、従来の製造方法について説明する。
号に示されたリセス型ＦＥＴの構造，製造方法の概念を
応用してなされている，従来の高融点金属ゲートによる
リセス型ＭＥＳＦＥＴのプロセスフロー図を示す。この
図２を用いて、従来の製造方法について説明する。
【０００５】(a) 半絶縁性ＧａＡｓ基板２１上にノンド
ープＧａＡｓバッファ層２２，ｎ-−ＧａＡｓチャネル
層２３，ｎ+ −ＧａＡｓコンタクト層２４が順次積層さ
れたエピタキシャルウエハ上に、第１の絶縁膜２５，レ
ジスト２６を形成し、リソグラフィ技術，ドライエッチ
ング技術により、第１の絶縁膜２５に幅約０．５μｍの
開口部２５ａを形成する。
ープＧａＡｓバッファ層２２，ｎ-−ＧａＡｓチャネル
層２３，ｎ+ −ＧａＡｓコンタクト層２４が順次積層さ
れたエピタキシャルウエハ上に、第１の絶縁膜２５，レ
ジスト２６を形成し、リソグラフィ技術，ドライエッチ
ング技術により、第１の絶縁膜２５に幅約０．５μｍの
開口部２５ａを形成する。
【０００６】(b) レジスト２６，第１の絶縁膜２５をマ
スクにしてＣｌ系ガスを用いたドライエッチング法によ
り、上記エピタキシャル層２５，２４をエッチングし、
リセス構造２７を形成する。
スクにしてＣｌ系ガスを用いたドライエッチング法によ
り、上記エピタキシャル層２５，２４をエッチングし、
リセス構造２７を形成する。
【０００７】(c) 上記レジスト２６を剥離し、プラズマ
ＣＶＤ法により、第２の絶縁膜２８をリセス２７内部を
充填するように堆積する。 (d) スパッタリング法等により、ウエハ面に垂直な方向
に第２の絶縁膜２８をエッチングバックすることによ
り、開口部２８ａを形成する。これにより、リセス２７
内に側壁２８ｗが形成される。
ＣＶＤ法により、第２の絶縁膜２８をリセス２７内部を
充填するように堆積する。 (d) スパッタリング法等により、ウエハ面に垂直な方向
に第２の絶縁膜２８をエッチングバックすることによ
り、開口部２８ａを形成する。これにより、リセス２７
内に側壁２８ｗが形成される。
【０００８】(e) 開口部２８ａ内部を充填するように、
スパッタリング法により高融点金属であるＷＳｉ膜２９
を全面に堆積する。 (f) リソグラフィ技術，反応性イオンエッチング技術
（ＲＩＥ，Reactive IonEtching Technique）により、
ＷＳｉ膜２９を所定のゲート電極形状に加工する。
スパッタリング法により高融点金属であるＷＳｉ膜２９
を全面に堆積する。 (f) リソグラフィ技術，反応性イオンエッチング技術
（ＲＩＥ，Reactive IonEtching Technique）により、
ＷＳｉ膜２９を所定のゲート電極形状に加工する。
【０００９】(g) ウェットエッチングにより第１の絶縁
膜２５を除去し、真空蒸着法によりソース，ドレイン電
極３０を形成する。このとき、ＷＳｉゲート電極２９上
にもソース，ドレイン電極３０’が堆積し、これは良電
導層としてゲート抵抗を下げる効果をもたらす。
膜２５を除去し、真空蒸着法によりソース，ドレイン電
極３０を形成する。このとき、ＷＳｉゲート電極２９上
にもソース，ドレイン電極３０’が堆積し、これは良電
導層としてゲート抵抗を下げる効果をもたらす。
【００１０】この従来の製造方法により、深いリセス構
造内に高融点金属がショットキ接合するゲート電極構造
を実現できるばかりでなく、ＦＥＴの高速動作化に重要
なゲート長（Ｌｇ）の微細化を容易に行うことができ、
これによりＬｇ＝約０．２μｍのゲート構造のＦＥＴが
実用化されている。
造内に高融点金属がショットキ接合するゲート電極構造
を実現できるばかりでなく、ＦＥＴの高速動作化に重要
なゲート長（Ｌｇ）の微細化を容易に行うことができ、
これによりＬｇ＝約０．２μｍのゲート構造のＦＥＴが
実用化されている。
【００１１】
【発明が解決しようとする課題】しかしながら、上述の
従来の製造方法では、図２(c) のように狭く深いリセス
構造２７中に良質な第２の絶縁膜２８を充填したり、ま
た図２(d) のように第２の絶縁膜２８を第１の絶縁膜２
５に対し選択的にエッチバックし、開口部２８ａの幅
や、側壁２８ｗの形状等の構造要因を再現性よく制御す
ることは、そのプロセスが複雑で極めて困難であり、安
定した生産性，歩留りの向上を得るには大きな障害とな
るという問題があった。
従来の製造方法では、図２(c) のように狭く深いリセス
構造２７中に良質な第２の絶縁膜２８を充填したり、ま
た図２(d) のように第２の絶縁膜２８を第１の絶縁膜２
５に対し選択的にエッチバックし、開口部２８ａの幅
や、側壁２８ｗの形状等の構造要因を再現性よく制御す
ることは、そのプロセスが複雑で極めて困難であり、安
定した生産性，歩留りの向上を得るには大きな障害とな
るという問題があった。
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、高融点金属によるゲート電極を
深いリセス構造内に有する構造を、安定に高い制御性で
もって形成することのできる電界効果トランジスタ、及
びその製造方法を提供することを目的としている。
ためになされたもので、高融点金属によるゲート電極を
深いリセス構造内に有する構造を、安定に高い制御性で
もって形成することのできる電界効果トランジスタ、及
びその製造方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】この発明にかかる電界効
果トランジスタの製造方法は、電極形状の加工制御性が
高く安定しているプレーナ技術を用いて、リセス構造の
ない平坦なチャネル層上に微細な高融点金属からなるゲ
ート電極を形成し、その後に結晶成長の膜厚制御性の極
めて高い有機金属気相成長（ＭＯＣＶＤ）法等のエピタ
キシャル結晶成長法により、絶縁膜をマスクに選択結晶
成長を行って、チャネル層およびコンタクト層を結晶成
長することにより、ＦＥＴを製造するようにしたもので
ある。
果トランジスタの製造方法は、電極形状の加工制御性が
高く安定しているプレーナ技術を用いて、リセス構造の
ない平坦なチャネル層上に微細な高融点金属からなるゲ
ート電極を形成し、その後に結晶成長の膜厚制御性の極
めて高い有機金属気相成長（ＭＯＣＶＤ）法等のエピタ
キシャル結晶成長法により、絶縁膜をマスクに選択結晶
成長を行って、チャネル層およびコンタクト層を結晶成
長することにより、ＦＥＴを製造するようにしたもので
ある。
【００１４】また、この発明にかかる製造方法は、ゲー
ト電極の周囲を覆う絶縁膜の周辺残し長を、ゲート／ド
レイン側で広く、ゲート／ソース側で狭くなる非対称形
としたものである。
ト電極の周囲を覆う絶縁膜の周辺残し長を、ゲート／ド
レイン側で広く、ゲート／ソース側で狭くなる非対称形
としたものである。
【００１５】また、この発明にかかる製造方法は、平坦
なチャネル層上にゲート電極を形成すべき高融点金属膜
を形成する工程において、ゲート電極良電導層を該高融
点金属膜と同時に形成したものである。
なチャネル層上にゲート電極を形成すべき高融点金属膜
を形成する工程において、ゲート電極良電導層を該高融
点金属膜と同時に形成したものである。
【００１６】また、この発明にかかる電界効果トランジ
スタは、上記の製造方法により製造され、高融点金属に
よるゲート電極を深いリセス構造内に有する複雑な構造
を有するものである。
スタは、上記の製造方法により製造され、高融点金属に
よるゲート電極を深いリセス構造内に有する複雑な構造
を有するものである。
【００１７】
【作用】この発明においては、既に確立されたプレーナ
技術と、結晶成長の膜厚制御性の極めて高いＭＯＣＶＤ
法等による選択結晶成長技術とを利用して、高い制御性
でもって安定にリセス型高融点金属ゲート構造のＦＥＴ
を製造することができる。
技術と、結晶成長の膜厚制御性の極めて高いＭＯＣＶＤ
法等による選択結晶成長技術とを利用して、高い制御性
でもって安定にリセス型高融点金属ゲート構造のＦＥＴ
を製造することができる。
【００１８】また、ゲート電極の周囲を覆う絶縁膜の周
辺残し長を、ゲート／ドレイン側で広く、ゲート／ソー
ス側で狭くなる非対称形とし、ソース抵抗成分を増加せ
ず、ゲート・ドレイン間耐圧を向上した構造を得ること
ができる。
辺残し長を、ゲート／ドレイン側で広く、ゲート／ソー
ス側で狭くなる非対称形とし、ソース抵抗成分を増加せ
ず、ゲート・ドレイン間耐圧を向上した構造を得ること
ができる。
【００１９】また、平坦なチャネル層上にゲート電極を
形成すべき高融点金属膜を形成する工程において、ゲー
ト電極良電導層を該高融点金属膜と同時に形成したの
で、リセスを形成したのち、低抵抗のゲート電極を形成
するための工程を大幅に省略することができる。
形成すべき高融点金属膜を形成する工程において、ゲー
ト電極良電導層を該高融点金属膜と同時に形成したの
で、リセスを形成したのち、低抵抗のゲート電極を形成
するための工程を大幅に省略することができる。
【００２０】また、上記の製造方法により電界効果トラ
ンジスタを製造したので、高融点金属によるゲート電極
を深いリセス構造内に有する複雑なＦＥＴ構造を、安定
に高い制御性でもって実現することができる。
ンジスタを製造したので、高融点金属によるゲート電極
を深いリセス構造内に有する複雑なＦＥＴ構造を、安定
に高い制御性でもって実現することができる。
【００２１】
【実施例】実施例１．図１は本発明の一実施例による電
界効果トランジスタの製造方法における製造フローを示
し、以下にその各フローについて説明する。 (a) 半絶縁性ＧａＡｓ基板１上にノンドープＧａＡｓバ
ッファ層２、及びキャニア濃度約１×１０17／ｃｍ3 の
ｎ- −ＧａＡｓチャネル層３を順次エピタキシャル成長
した（層２，３の層厚はそれぞれ０．５〜１．５μｍ，
０．２〜０．４μｍ）上に、ＷＳｉＮ膜４をスパッタ法
等により成膜する。
界効果トランジスタの製造方法における製造フローを示
し、以下にその各フローについて説明する。 (a) 半絶縁性ＧａＡｓ基板１上にノンドープＧａＡｓバ
ッファ層２、及びキャニア濃度約１×１０17／ｃｍ3 の
ｎ- −ＧａＡｓチャネル層３を順次エピタキシャル成長
した（層２，３の層厚はそれぞれ０．５〜１．５μｍ，
０．２〜０．４μｍ）上に、ＷＳｉＮ膜４をスパッタ法
等により成膜する。
【００２２】(b) リソグラフィ技術，ＣＦ4 系ガスを用
いた反応性イオンエッチング（ＲＩＥ）法により、ＷＳ
ｉＮ膜４を所望のゲート電極形状４’に加工する。ここ
で、ゲート長Ｌｇ＝０．１〜０．５μｍ，膜厚＝０．４
〜０．６μｍとする。
いた反応性イオンエッチング（ＲＩＥ）法により、ＷＳ
ｉＮ膜４を所望のゲート電極形状４’に加工する。ここ
で、ゲート長Ｌｇ＝０．１〜０．５μｍ，膜厚＝０．４
〜０．６μｍとする。
【００２３】(c) ＣＶＤ法により、ＳｉＯ膜５を全面に
成膜し、リソグラフィ法，ＳＦ6 系ガスを用いたドライ
エッチングにより、該ＳｉＯ膜５をゲート電極４’とそ
の周辺部のＳｉＯ膜５とを残してエッチング除去するこ
とにより、以下の工程で用いる選択成長マスク５’を形
成する。このときのゲート周辺の残し長（Ｌｗ＝Ｌw1,
Ｌw2）は０．２〜０．５μｍとする。
成膜し、リソグラフィ法，ＳＦ6 系ガスを用いたドライ
エッチングにより、該ＳｉＯ膜５をゲート電極４’とそ
の周辺部のＳｉＯ膜５とを残してエッチング除去するこ
とにより、以下の工程で用いる選択成長マスク５’を形
成する。このときのゲート周辺の残し長（Ｌｗ＝Ｌw1,
Ｌw2）は０．２〜０．５μｍとする。
【００２４】(d) 結晶成長の膜厚制御性の極めて高いＭ
ＯＣＶＤ（Metal Organic ChemicalVopr Deposition）
法またはＣＢＥ（Cemical Beam Epitaxy）法により、上
記ＳｉＯ膜５を除去して露出した平坦なｎ- −ＧａＡｓ
チャネル層３上に、同じくキャリア濃度約１×１０17／
ｃｍ3 のｎ- −ＧａＡｓチャネル層３’、及びキャリア
濃度約５×１０18〜１×１０19／ｃｍ3 のｎ+ −ＧａＡ
ｓコンタクト層６を、上記選択成長マスク５’を用いて
ゲート電極以外の領域に選択的にエピタキシャル成長す
る。膜厚はチャネル層３’＝０．２〜０．４μｍ、コン
タクト層６＝０．１〜０．２μｍとする。
ＯＣＶＤ（Metal Organic ChemicalVopr Deposition）
法またはＣＢＥ（Cemical Beam Epitaxy）法により、上
記ＳｉＯ膜５を除去して露出した平坦なｎ- −ＧａＡｓ
チャネル層３上に、同じくキャリア濃度約１×１０17／
ｃｍ3 のｎ- −ＧａＡｓチャネル層３’、及びキャリア
濃度約５×１０18〜１×１０19／ｃｍ3 のｎ+ −ＧａＡ
ｓコンタクト層６を、上記選択成長マスク５’を用いて
ゲート電極以外の領域に選択的にエピタキシャル成長す
る。膜厚はチャネル層３’＝０．２〜０．４μｍ、コン
タクト層６＝０．１〜０．２μｍとする。
【００２５】(e) ウェットエッチングにより、第１の絶
縁膜５による選択成長マスク５’を除去し、上記ゲート
電極４’を埋め込むようスピンオングラス（ＳＯＧ）膜
７を全面に塗布して上記チャネル層，コンタクト層の形
成により形成されたリセス構造を含む全面を平坦に埋
め、ＲＩＥ法によりＳＯＧ膜７の全面をエッチバックし
て、ＷＳｉＮゲート４’の上面を露出させる。
縁膜５による選択成長マスク５’を除去し、上記ゲート
電極４’を埋め込むようスピンオングラス（ＳＯＧ）膜
７を全面に塗布して上記チャネル層，コンタクト層の形
成により形成されたリセス構造を含む全面を平坦に埋
め、ＲＩＥ法によりＳＯＧ膜７の全面をエッチバックし
て、ＷＳｉＮゲート４’の上面を露出させる。
【００２６】(f) 全面にスパッタ法により、ＷＳｉＮ，
Ａｕの積層（それぞれ０．１〜０．３μｍ厚，０．２〜
０．５μｍ厚）からなるゲート電極良電導層８を堆積
し、リソグラフィ技術，Ａｕを削るためのイオンミリン
グ技術，及びＷＳｉＮを削るためのＲＩＥ法により、ゲ
ート電極部８を０．５〜１．０μｍの幅に残して、その
他を除去する。
Ａｕの積層（それぞれ０．１〜０．３μｍ厚，０．２〜
０．５μｍ厚）からなるゲート電極良電導層８を堆積
し、リソグラフィ技術，Ａｕを削るためのイオンミリン
グ技術，及びＷＳｉＮを削るためのＲＩＥ法により、ゲ
ート電極部８を０．５〜１．０μｍの幅に残して、その
他を除去する。
【００２７】(g) フッ酸によるエッチングにより、ＳＯ
Ｇ膜７を除去し、蒸着法によりソース，ドレイン電極９
を形成して、本ゲートリセス型のＦＥＴを完成する。こ
の際、上記ゲート電極８上にもゲート電極材９’が形成
されるものである。
Ｇ膜７を除去し、蒸着法によりソース，ドレイン電極９
を形成して、本ゲートリセス型のＦＥＴを完成する。こ
の際、上記ゲート電極８上にもゲート電極材９’が形成
されるものである。
【００２８】ここで、ゲート金属としてＷＳｉＮ膜を使
用している理由は、この場合、上記(d) の工程のエピタ
キシャル成長工程において、ウエハが約６００℃〜８０
０℃の高温で１〜２時間処理されたとき、ショットキー
接合部がより安定であるためである。つまり、ＷＳｉ膜
は高融点の耐熱金属膜であるが、８００℃程度の高温下
では再結晶化が進行し、その結晶粒界を伝わって接合面
からＧａやＡｓが抜け出し、接合部の劣化が引き起こさ
れるのに対し、ＷＳｉＮではこのような再結晶化は進行
せず、アモルファス層が保持されるため、エピタキシャ
ル成長工程においてもショットキー接合部が安定に保た
れるからである。
用している理由は、この場合、上記(d) の工程のエピタ
キシャル成長工程において、ウエハが約６００℃〜８０
０℃の高温で１〜２時間処理されたとき、ショットキー
接合部がより安定であるためである。つまり、ＷＳｉ膜
は高融点の耐熱金属膜であるが、８００℃程度の高温下
では再結晶化が進行し、その結晶粒界を伝わって接合面
からＧａやＡｓが抜け出し、接合部の劣化が引き起こさ
れるのに対し、ＷＳｉＮではこのような再結晶化は進行
せず、アモルファス層が保持されるため、エピタキシャ
ル成長工程においてもショットキー接合部が安定に保た
れるからである。
【００２９】このような本実施例１の電界効果トランジ
スタの製造方法では、深いリセス構造の底部に高融点金
属によるショットキー接合を形成するための従来の複雑
な製造方法を必要とせず、現在既に確立されているプレ
ーナ技術と選択結晶成長技術とを利用して、高制御性，
高生産性を持って、高融点金属ゲートによるリセス型電
界効果トランジスタを形成できる効果がある。
スタの製造方法では、深いリセス構造の底部に高融点金
属によるショットキー接合を形成するための従来の複雑
な製造方法を必要とせず、現在既に確立されているプレ
ーナ技術と選択結晶成長技術とを利用して、高制御性，
高生産性を持って、高融点金属ゲートによるリセス型電
界効果トランジスタを形成できる効果がある。
【００３０】実施例２．本第２の実施例は、上記実施例
１の図１(b) の工程において、ＷＳｉＮ単層膜を形成す
るのではなく、ＷＳｉＮ，Ａｕの積層膜を形成してゲー
ト良電導層８を同時に形成するようにしたものである。
これにより、上記実施例１における図１(e）、及び図１
(f) の工程を省略することができる。ここで、本実施例
２では、形成されるゲート電極はＴ型形状とはならない
ものである。
１の図１(b) の工程において、ＷＳｉＮ単層膜を形成す
るのではなく、ＷＳｉＮ，Ａｕの積層膜を形成してゲー
ト良電導層８を同時に形成するようにしたものである。
これにより、上記実施例１における図１(e）、及び図１
(f) の工程を省略することができる。ここで、本実施例
２では、形成されるゲート電極はＴ型形状とはならない
ものである。
【００３１】実施例３．本第３の実施例は、上記実施例
１の図１(c) の工程において、ゲート周辺残し長（Ｌw
1, Ｌw2）をゲート／ドレイン側で広く、ゲート／ソー
ス側で狭くなる（Ｌw2＜Ｌw1）非対称形、例えばＬw2＝
０．１〜０．２μｍ，Ｌw1＝０．３〜０．８μｍとし、
これにより、ソース抵抗成分を増加せず、ゲート・ドレ
イン間耐圧を向上した構造としたものである。
１の図１(c) の工程において、ゲート周辺残し長（Ｌw
1, Ｌw2）をゲート／ドレイン側で広く、ゲート／ソー
ス側で狭くなる（Ｌw2＜Ｌw1）非対称形、例えばＬw2＝
０．１〜０．２μｍ，Ｌw1＝０．３〜０．８μｍとし、
これにより、ソース抵抗成分を増加せず、ゲート・ドレ
イン間耐圧を向上した構造としたものである。
【００３２】
【発明の効果】以上のように、この発明にかかる電界効
果トランジスタの製造方法によれば、深いリセス構造の
底部に高融点金属によるショットキー接合を形成するた
めの複雑な従来の製造方法を必要とせず、既に確立され
たプレーナ技術と選択結晶成長技術とを利用して、高制
御性，高生産性を持って、高融点金属ゲートによるリセ
ス型電界効果トランジスタを形成することができ、高信
頼性の該高融点金属ゲート・リセス型ＭＥＳＦＥＴを得
られる効果がある。
果トランジスタの製造方法によれば、深いリセス構造の
底部に高融点金属によるショットキー接合を形成するた
めの複雑な従来の製造方法を必要とせず、既に確立され
たプレーナ技術と選択結晶成長技術とを利用して、高制
御性，高生産性を持って、高融点金属ゲートによるリセ
ス型電界効果トランジスタを形成することができ、高信
頼性の該高融点金属ゲート・リセス型ＭＥＳＦＥＴを得
られる効果がある。
【００３３】また、ゲート電極の周囲を覆う絶縁膜の周
辺残し長を、ゲート／ドレイン側で広く、ゲート／ソー
ス側で狭くなる非対称形とすることにより、ソース抵抗
成分を増加せず、ゲート・ドレイン間耐圧を向上したＦ
ＥＴ構造を得ることができる。
辺残し長を、ゲート／ドレイン側で広く、ゲート／ソー
ス側で狭くなる非対称形とすることにより、ソース抵抗
成分を増加せず、ゲート・ドレイン間耐圧を向上したＦ
ＥＴ構造を得ることができる。
【００３４】また、平坦なチャネル層上にゲート電極を
形成すべき高融点金属膜を形成する工程において、ゲー
ト電極良電導層を該高融点金属膜と同時に形成すること
により、リセスを形成したのち、低抵抗のゲート電極を
形成するための工程を大幅に省略することができる。
形成すべき高融点金属膜を形成する工程において、ゲー
ト電極良電導層を該高融点金属膜と同時に形成すること
により、リセスを形成したのち、低抵抗のゲート電極を
形成するための工程を大幅に省略することができる。
【図１】本発明の第１の実施例，第３の実施例による高
融点金属ゲート・リセス型ＭＥＳＦＥＴの製造プロセス
・フローを示す図。
融点金属ゲート・リセス型ＭＥＳＦＥＴの製造プロセス
・フローを示す図。
【図２】従来技術による高融点金属ゲート・リセス型Ｍ
ＥＳＦＥＴの製造プロセス・フローを示す図である。
ＥＳＦＥＴの製造プロセス・フローを示す図である。
１ 半絶縁性ＧａＡｓ基板 ２ ノンドープＧａＡｓバッファ層 ３ ｎ- −ＧａＡｓチャネル層 ４ ＷＳｉＮ膜 ５ ＳｉＯ絶縁膜 ５’ 選択成長マスク ３’ 再成長ｎ- −ＧａＡｓチャネル層 ６ ｎ+ −ＧａＡｓコンタクト層 ７ スピンオングラス（ＳＯＧ）膜 ８ ＷＳｉＮ／Ａｕゲート電極良導電層 ９ ソース，ドレイン電極 ９’ ソース，ドレイン電極 ２１ 半絶縁性ＧａＡｓ基板 ２２ ノンドープＧａＡｓバッファ層 ２３ ｎ- −ＧａＡｓチャネル層 ２４ ｎ+ −ＧａＡｓコンタクト層 ２５ 第１の絶縁膜 ２５ａ 第１の絶縁膜の開口部 ２６ レジスト ２７ リセス構造 ２８ 第２の絶縁膜 ２８ａ 第２の絶縁膜の開口部 ２８ｗ 第２の絶縁膜の側壁 ２９ ＷＳｉ膜 ３０ ソース，ドレイン電極
Claims (7)
- 【請求項１】 高融点金属を用いたゲート電極を有する
リセス型電界効果トランジスタを製造する方法におい
て、 低キャリア濃度の平坦なチャネル層上にゲート電極を形
成すべき高融点金属膜を形成する工程と、 上記高融点金属膜を所定のゲート電極形状に加工する工
程と、 ＳｉＯまたはＳｉＯＮからなる絶縁膜を上記ゲート電極
の周囲を覆うように形成する工程と、 上記絶縁膜を選択結晶成長マスクとしてエピタキシャル
結晶成長法により上記平坦なチャネル層上に、低キャリ
ア濃度のチャネル層、及び高キャリア濃度のコンタクト
層を順次積層する工程と、 上記コンタクト層上にソース電極、及びドレイン電極を
形成する工程とを含むことを特徴とする電界効果トラン
ジスタの製造方法。 - 【請求項２】 高融点金属を用いたゲート電極を有する
リセス型電界効果トランジスタを製造する方法におい
て、 低キャリア濃度の平坦なチャネル層上にゲート電極を形
成すべき高融点金属膜を形成する工程と、 上記高融点金属膜を所定のゲート電極形状に加工する工
程と、 ＳｉＯまたはＳｉＯＮからなる絶縁膜をゲート電極の周
囲を覆うように形成する工程と、 上記絶縁膜を選択結晶成長マスクとしてエピタキシャル
結晶成長法により上記平坦なチャネル層上に、低キャリ
ア濃度のチャネル層、及び高キャリア濃度のコンタクト
層を順次積層する工程と、 上記絶縁膜を除去した後、上記ゲート電極を埋め込んで
ＳＯＧ膜を塗布し、これを上記ゲート電極を頭出しする
までエッチバックする工程と、 上記頭出しされたゲート電極上にゲート電極良電導層を
形成する工程と、 上記ＳＯＧ膜を除去する工程と、 上記コンタクト層上にソース電極、及びドレイン電極を
形成する工程とを含むことを特徴とする電界効果トラン
ジスタの製造方法。 - 【請求項３】 請求項２記載の電界効果トランジスタの
製造方法において、 上記ゲート電極の周囲を覆う上記絶縁膜の周辺残し長
を、ゲート／ドレイン側で広く、ゲート／ソース側で狭
くなる非対称形としたことを特徴とする電界効果トラン
ジスタの製造方法。 - 【請求項４】 高融点金属を用いたゲート電極を有する
リセス型電界効果トランジスタを製造する方法におい
て、 低キャリア濃度の平坦なチャネル層上にゲート電極を形
成すべき高融点金属膜を形成する工程と、 上記高融点金属膜とゲート電極良導電層とを有する多層
膜を所定のゲート電極形状に加工する工程と、 ＳｉＯまたはＳｉＯＮからなる絶縁膜をゲート電極の周
囲を覆うように形成する工程と、 上記絶縁膜を選択結晶成長マスクとしてエピタキシャル
結晶成長法により上記平坦なチャネル層上に、低キャリ
ア濃度のチャネル層、及び高キャリア濃度のコンタクト
層を順次積層する工程と、 上記絶縁膜を除去した後、上記ゲート電極を埋め込んで
ＳＯＧ膜を塗布し、これを上記ゲート電極を頭出しする
までエッチバックする工程と、 上記ＳＯＧ膜を除去する工程と、 上記コンタクト層上にソース電極、及びドレイン電極を
形成する工程とを含むことを特徴とする電界効果トラン
ジスタの製造方法。 - 【請求項５】 請求項４記載の電界効果トランジスタの
製造方法において、 上記ゲート電極の周囲を覆う絶縁膜の周辺残し長を、ゲ
ート／ドレイン側で広く、ゲート／ソース側で狭くなる
非対称形としたことを特徴とする電界効果トランジスタ
の製造方法。 - 【請求項６】 請求項２ないし５のいずれかに記載の電
界効果トランジスタの製造方法において、 上記エビタキシャル結晶成長法にＭＯＣＶＤ法を用いた
ことを特徴とする電界効果トランジスタの製造方法。 - 【請求項７】 請求項１ないし６のいずれかに記載の電
界効果トランジスタの製造方法により製造されることを
特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35078392A JPH06177158A (ja) | 1992-12-03 | 1992-12-03 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35078392A JPH06177158A (ja) | 1992-12-03 | 1992-12-03 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177158A true JPH06177158A (ja) | 1994-06-24 |
Family
ID=18412842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35078392A Pending JPH06177158A (ja) | 1992-12-03 | 1992-12-03 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177158A (ja) |
-
1992
- 1992-12-03 JP JP35078392A patent/JPH06177158A/ja active Pending
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