JPH06177236A - トレンチ構造の素子分離膜の製造方法 - Google Patents
トレンチ構造の素子分離膜の製造方法Info
- Publication number
- JPH06177236A JPH06177236A JP5216268A JP21626893A JPH06177236A JP H06177236 A JPH06177236 A JP H06177236A JP 5216268 A JP5216268 A JP 5216268A JP 21626893 A JP21626893 A JP 21626893A JP H06177236 A JPH06177236 A JP H06177236A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- film
- oxide film
- barrier layer
- cvd oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/69—Inorganic materials
- H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
- H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
- H10P14/69215—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/69—Inorganic materials
- H10P14/694—Inorganic materials composed of nitrides
- H10P14/6943—Inorganic materials composed of nitrides containing silicon
- H10P14/69433—Inorganic materials composed of nitrides containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
- H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/73—Etching of wafers, substrates or parts of devices using masks for insulating materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/20—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials
- H10P76/204—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials of organic photoresist masks
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 幅が狭いトレンチと幅が広いトレンチとを同
時に素子分離膜を形成する時、追加のマスク工程を行な
わずに平坦化された素子分離膜を製造する方法を提供す
る。 【構成】 半導体基板に多数の素子分離膜を形成するた
めに多数のトレンチを形成した後、トレンチの上部に絶
縁物質にCVD 酸化膜を形成する。この工程でセル地域の
CVD 酸化膜のトポロジーが周辺地域より高く形成される
が、トポロジーが低い低い周辺地域にエッチングバリア
層を形成し、セル地域のCVD 酸化膜をエッチバックして
セル地域と周辺地域を同時に平坦化させて均一な厚さの
素子分離膜を形成する。
時に素子分離膜を形成する時、追加のマスク工程を行な
わずに平坦化された素子分離膜を製造する方法を提供す
る。 【構成】 半導体基板に多数の素子分離膜を形成するた
めに多数のトレンチを形成した後、トレンチの上部に絶
縁物質にCVD 酸化膜を形成する。この工程でセル地域の
CVD 酸化膜のトポロジーが周辺地域より高く形成される
が、トポロジーが低い低い周辺地域にエッチングバリア
層を形成し、セル地域のCVD 酸化膜をエッチバックして
セル地域と周辺地域を同時に平坦化させて均一な厚さの
素子分離膜を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の製造方法に
係り、特にトレンチ(Trech) 構造の素子分離膜の製造方
法に関するものである。
係り、特にトレンチ(Trech) 構造の素子分離膜の製造方
法に関するものである。
【０００２】
【従来の技術および発明が解決しようとする課題】一般
的に高集積半導体素子の製造工程で素子と素子を電気的
に絶縁させる素子分離膜の形成はLOCOS(Local Oxidatio
n of Silicon) 系列の技術が広く利用されてきたが、LO
COS 系列の技術は、活性領域に酸化膜が侵入するバーズ
ビーク(Bird ’ s Beak)現象と激しいトポロジー(Topol
ogy)とによって、後続の工程でステップカバレージ(Ste
p Coverage) が悪くなることにより、リソグラフィ(Lit
hography) 工程の困難さが増す、又は酸化工程の時に発
生するストレスにより欠陥(Defect)が生じ、ゲートオキ
サイド(Gate Oxide)の特性が劣化する等の問題を起す。
従って、高集積化するほどLOCOS 系列の技術は益々その
使用が制限を受ける。
的に高集積半導体素子の製造工程で素子と素子を電気的
に絶縁させる素子分離膜の形成はLOCOS(Local Oxidatio
n of Silicon) 系列の技術が広く利用されてきたが、LO
COS 系列の技術は、活性領域に酸化膜が侵入するバーズ
ビーク(Bird ’ s Beak)現象と激しいトポロジー(Topol
ogy)とによって、後続の工程でステップカバレージ(Ste
p Coverage) が悪くなることにより、リソグラフィ(Lit
hography) 工程の困難さが増す、又は酸化工程の時に発
生するストレスにより欠陥(Defect)が生じ、ゲートオキ
サイド(Gate Oxide)の特性が劣化する等の問題を起す。
従って、高集積化するほどLOCOS 系列の技術は益々その
使用が制限を受ける。
【０００３】このため、バーズビークがなく、平坦性が
優れ、酸化によるストレス発生の可能性がないトレンチ
構造の素子分離膜を形成する技術が多く研究されている
が、これらトレンチ構造の素子分離酸化膜の製造技術に
も問題点がある。
優れ、酸化によるストレス発生の可能性がないトレンチ
構造の素子分離膜を形成する技術が多く研究されている
が、これらトレンチ構造の素子分離酸化膜の製造技術に
も問題点がある。
【０００４】即ち、トレンチ構造の素子分離膜を形成す
る方法がIEDM 84,580 ページ／IEDM87,732ページ／IEDM
89,62ページ等に発表されたが、この発表された技術は
幅が狭いトレンチと幅が広いトレンチに同時に素子分離
膜を形成する時、別途のマスクを幅が広いトレンチの上
部に形成した後、平坦化させるエッチング工程を実施し
ている。
る方法がIEDM 84,580 ページ／IEDM87,732ページ／IEDM
89,62ページ等に発表されたが、この発表された技術は
幅が狭いトレンチと幅が広いトレンチに同時に素子分離
膜を形成する時、別途のマスクを幅が広いトレンチの上
部に形成した後、平坦化させるエッチング工程を実施し
ている。
【０００５】しかし、追加のマスク工程を行なうことに
よる工程数の増加で、全体的な工程数が増えて生産性が
低下するとともに、マスクの型が特定の半導体素子に限
られているので、異るデザインルール (Design rule)を
備える半導体素子への適用時には別途のマスクを製作し
て使用しなければならない煩わしさがある。
よる工程数の増加で、全体的な工程数が増えて生産性が
低下するとともに、マスクの型が特定の半導体素子に限
られているので、異るデザインルール (Design rule)を
備える半導体素子への適用時には別途のマスクを製作し
て使用しなければならない煩わしさがある。
【０００６】本発明は、幅が狭いトレンチと幅が広いト
レンチとを同時に素子分離膜を形成する時、追加のマス
ク工程を行なわずに平坦化された素子分離膜を製造する
方法を提供することを目的とする。
レンチとを同時に素子分離膜を形成する時、追加のマス
ク工程を行なわずに平坦化された素子分離膜を製造する
方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明のトレンチ構造の
素子分離膜の製造方法は、半導体素子の製造方法におい
て、（ａ）基板の上部に素子分離マスクを形成する工程
と、（ｂ）露出された基板をエッチングして多数の幅が
異なるトレンチ(trench)を形成する工程と、（ｃ）基板
と素子分離マスクの上部にCVD(Chemical Vapor Deposit
ion)法によりCVD 酸化膜を厚く堆積する工程と、（ｄ）
CVD 酸化膜の上部にエッチングバリア(barrier) 層を形
成する工程と、（ｅ）エッチングベリア層の上部に感光
膜を塗布し、平坦に形成する工程と、（ｆ）トポロジー
(topology)が高い地域のエッチングバリア層が露出され
るように感光膜をエッチバックする工程と、（ｇ）露出
されたエッチングバリア層をエッチングして残っている
感光膜を除去する工程と、（ｈ）トポロジーが低い所に
残っているエッチングバリア層をマスクにして素子分離
マスクが露出されるまでに露出されたCVD 酸化膜をエッ
チングする工程と、（ｉ）エッチングバリア層と前記素
子分離マスクを各々エッチングする工程と、（ｊ）CVD
酸化膜を基板の表面までエッチングしてトレンチのみに
CVD 酸化膜が残っている素子分離膜を形成する工程と、
を備える。
素子分離膜の製造方法は、半導体素子の製造方法におい
て、（ａ）基板の上部に素子分離マスクを形成する工程
と、（ｂ）露出された基板をエッチングして多数の幅が
異なるトレンチ(trench)を形成する工程と、（ｃ）基板
と素子分離マスクの上部にCVD(Chemical Vapor Deposit
ion)法によりCVD 酸化膜を厚く堆積する工程と、（ｄ）
CVD 酸化膜の上部にエッチングバリア(barrier) 層を形
成する工程と、（ｅ）エッチングベリア層の上部に感光
膜を塗布し、平坦に形成する工程と、（ｆ）トポロジー
(topology)が高い地域のエッチングバリア層が露出され
るように感光膜をエッチバックする工程と、（ｇ）露出
されたエッチングバリア層をエッチングして残っている
感光膜を除去する工程と、（ｈ）トポロジーが低い所に
残っているエッチングバリア層をマスクにして素子分離
マスクが露出されるまでに露出されたCVD 酸化膜をエッ
チングする工程と、（ｉ）エッチングバリア層と前記素
子分離マスクを各々エッチングする工程と、（ｊ）CVD
酸化膜を基板の表面までエッチングしてトレンチのみに
CVD 酸化膜が残っている素子分離膜を形成する工程と、
を備える。
【０００８】
【実施例】以下、添付した図面を参照して本発明を詳細
に説明する。
に説明する。
【０００９】図１（ａ）乃至図３（ｉ）は、本発明によ
りトレンチ構造の素子分離膜を形成する工程を断面図で
示したものである。
りトレンチ構造の素子分離膜を形成する工程を断面図で
示したものである。
【００１０】まず、半導体基板（１）の上部に１００乃
至３００オングストローム厚さのシリコン酸化膜（２）
を形成し、その上に１０００乃至３０００オングストロ
ーム厚さのシリコン窒化膜（３）をCVD(Chemical Vapor
Deposition)方式で堆積し、その上にフォトレジスト
（４）を塗布した後、マスクを利用した露光及び現象工
程でフォトレジストパターン（４’）を形成する（図１
（ａ）参照）。
至３００オングストローム厚さのシリコン酸化膜（２）
を形成し、その上に１０００乃至３０００オングストロ
ーム厚さのシリコン窒化膜（３）をCVD(Chemical Vapor
Deposition)方式で堆積し、その上にフォトレジスト
（４）を塗布した後、マスクを利用した露光及び現象工
程でフォトレジストパターン（４’）を形成する（図１
（ａ）参照）。
【００１１】次に、上記のフォトレジストパターン
（４’）を素子分離マスクに使用して乾式エッチング方
式でシリコン窒化膜（３）、シリコン酸化膜（２）及び
半導体基板（１）の一定の深さを順に乾式エッチングし
てシリコン窒化膜パターン（３’）と第１シリコン酸化
膜パターン（２’）を形成した後、幅が異なる多数のト
レンチ（５ａ，５ｂ，５ｃ）を形成する（図１（ｂ）参
照）。上記の工程でシリコン窒化膜パターン（３’）と
シリコン酸化膜パターン（２’）を形成した後に第１フ
ォトレジストパターン（４’）を除去した後、シリコン
窒化膜パターン（３’）とシリコン酸化膜パターン
（２’）を素子分離マスクに使用して露出された半導体
基板（１）をエッチングして幅が異なる多数のトレンチ
（５ａ，５ｂ，５ｃ）を形成することもできることは明
らかである。
（４’）を素子分離マスクに使用して乾式エッチング方
式でシリコン窒化膜（３）、シリコン酸化膜（２）及び
半導体基板（１）の一定の深さを順に乾式エッチングし
てシリコン窒化膜パターン（３’）と第１シリコン酸化
膜パターン（２’）を形成した後、幅が異なる多数のト
レンチ（５ａ，５ｂ，５ｃ）を形成する（図１（ｂ）参
照）。上記の工程でシリコン窒化膜パターン（３’）と
シリコン酸化膜パターン（２’）を形成した後に第１フ
ォトレジストパターン（４’）を除去した後、シリコン
窒化膜パターン（３’）とシリコン酸化膜パターン
（２’）を素子分離マスクに使用して露出された半導体
基板（１）をエッチングして幅が異なる多数のトレンチ
（５ａ，５ｂ，５ｃ）を形成することもできることは明
らかである。
【００１２】上記のトレンチ（５ａ，５ｂ，５ｃ）は異
方性エッチング方式で形成することができ、図１（ｂ）
に示すようなトレンチの低面と壁面の境界が丸い形態が
垂直形態よりは好ましい。
方性エッチング方式で形成することができ、図１（ｂ）
に示すようなトレンチの低面と壁面の境界が丸い形態が
垂直形態よりは好ましい。
【００１３】上記のトレンチ（５ａ，５ｂ，５ｃ）の深
さは０．４乃至０．５μｍであるが、素子の要求要件に
従ってもっと深く形成することもできる。そして、幅が
広いトレンチ（５ａ）は周辺地域（Ａ）に主に形成さ
れ、幅が狭いトレンチ（５ｂ，５ｃ）はメモリーセル地
域（Ｂ）に主に形成される。
さは０．４乃至０．５μｍであるが、素子の要求要件に
従ってもっと深く形成することもできる。そして、幅が
広いトレンチ（５ａ）は周辺地域（Ａ）に主に形成さ
れ、幅が狭いトレンチ（５ｂ，５ｃ）はメモリーセル地
域（Ｂ）に主に形成される。
【００１４】次いで、上記のフォトレジストパターン
（４’）を除去し、トレンチ表面の損傷を除去するため
にトレンチ（５ａ，５ｂ，５ｃ）の表面に熱酸化膜
（６）を１００乃至３００オングストローム程に形成す
る（図１（ｃ）参照）。
（４’）を除去し、トレンチ表面の損傷を除去するため
にトレンチ（５ａ，５ｂ，５ｃ）の表面に熱酸化膜
（６）を１００乃至３００オングストローム程に形成す
る（図１（ｃ）参照）。
【００１５】上記の図１（ｃ）の工程の後に、CVD 酸化
膜（７）例えばBPSG(boro phosphosilicate glass) 、P
SG(phospho silicate glass) 、又はTEOS(tetra ethyle
ortho silicate) 膜を厚く形成してシリコン窒化膜パ
ターン（４’）の上部と幅が広いトレンチ（５ａ）の上
部に各々平坦になるようにした後、その上部にエッチン
グベリア層(Etch-barrier layer)（８）、例えばポリシ
リコン層（８）を堆積する（図２（ｄ）参照）。
膜（７）例えばBPSG(boro phosphosilicate glass) 、P
SG(phospho silicate glass) 、又はTEOS(tetra ethyle
ortho silicate) 膜を厚く形成してシリコン窒化膜パ
ターン（４’）の上部と幅が広いトレンチ（５ａ）の上
部に各々平坦になるようにした後、その上部にエッチン
グベリア層(Etch-barrier layer)（８）、例えばポリシ
リコン層（８）を堆積する（図２（ｄ）参照）。
【００１６】上記のCVD 酸化膜（７）の厚さは、シリコ
ン窒化膜パターン（３’）より高くなるように形成し、
約７，０００乃至９，０００オングストローム程であ
る。一般的にCVD 酸化膜の厚さはトレンチの深さと素子
分離マスクの厚さとの和よりも厚く（約２０００オング
ストローム以下）形成する。
ン窒化膜パターン（３’）より高くなるように形成し、
約７，０００乃至９，０００オングストローム程であ
る。一般的にCVD 酸化膜の厚さはトレンチの深さと素子
分離マスクの厚さとの和よりも厚く（約２０００オング
ストローム以下）形成する。
【００１７】上記の図２（ｄ）の工程の後にフォトレジ
スト層（９）を塗布して、平坦に形成する（図２（ｅ）
参照）。
スト層（９）を塗布して、平坦に形成する（図２（ｅ）
参照）。
【００１８】上記のフォトレジスト層（９）はその厚さ
が１２，０００乃至２０，０００オングストローム程で
あり、平坦化効果を高くするために３〜５回の程に分け
て塗布するマルチコティング(Multi-coating) 方式を利
用することもできる。
が１２，０００乃至２０，０００オングストローム程で
あり、平坦化効果を高くするために３〜５回の程に分け
て塗布するマルチコティング(Multi-coating) 方式を利
用することもできる。
【００１９】引き続き、上記のフォトレジスト層（９）
をRIE(Reactive Ion Etching) 方式でエッチバック(Etc
h-back) して、トポロジーが高いポリシリコン層（８）
が十分に露出されるようにし、トポロジーが低いポリシ
リコン層（８）の上部にはフォトレジスト層（９）が
１，０００乃至２，０００オングストローム程残す（図
２（ｆ）参照）。
をRIE(Reactive Ion Etching) 方式でエッチバック(Etc
h-back) して、トポロジーが高いポリシリコン層（８）
が十分に露出されるようにし、トポロジーが低いポリシ
リコン層（８）の上部にはフォトレジスト層（９）が
１，０００乃至２，０００オングストローム程残す（図
２（ｆ）参照）。
【００２０】図２（ｆ）の工程の後、露出されたセル地
域（Ｂ）のポリシリコン層（８）を乾式又は湿式エッチ
ングで除去した後、残っているフォトレジスト層（９）
を除去して段差が低い周辺地域（Ａ）のポリシリコン層
（８）を露出させる（図３（ｇ）参照）。
域（Ｂ）のポリシリコン層（８）を乾式又は湿式エッチ
ングで除去した後、残っているフォトレジスト層（９）
を除去して段差が低い周辺地域（Ａ）のポリシリコン層
（８）を露出させる（図３（ｇ）参照）。
【００２１】図３（ｇ）の工程の後、段差が低い地域に
残っているポリシリコン層（８）をマスクにしてセル地
域（Ｂ）のCVD 酸化膜（７）をエッチバックして、シリ
コン窒化膜パターン（３’）の上部面を露出させる（図
３（ｈ）参照）。
残っているポリシリコン層（８）をマスクにしてセル地
域（Ｂ）のCVD 酸化膜（７）をエッチバックして、シリ
コン窒化膜パターン（３’）の上部面を露出させる（図
３（ｈ）参照）。
【００２２】この時、周辺地域（Ａ）はポリシリコン層
（８）がマスクの役割をするので、これによってCVD 酸
化膜（７）は厚さの損失は発生しない。
（８）がマスクの役割をするので、これによってCVD 酸
化膜（７）は厚さの損失は発生しない。
【００２３】図３（ｈ）の工程の後、周辺地域（Ａ）の
ポリシリコン層（８）を乾式エッチングに除去した後、
シリコン窒化膜パターン（３’）とシリコン酸化膜パタ
ーン（２’）をエッチングした後、残っているCVD 酸化
膜（７）を半導体基板（１）の上部面と平坦になるよう
にエッチングしてトレンチ（５ａ，５ｂ，５ｃ）の内部
にCVD 酸化膜（７）に満ちられる多数の素子分離膜（１
０ａ，１０ｂ，１０ｃ）を形成する（図３（ｉ）参
照）。
ポリシリコン層（８）を乾式エッチングに除去した後、
シリコン窒化膜パターン（３’）とシリコン酸化膜パタ
ーン（２’）をエッチングした後、残っているCVD 酸化
膜（７）を半導体基板（１）の上部面と平坦になるよう
にエッチングしてトレンチ（５ａ，５ｂ，５ｃ）の内部
にCVD 酸化膜（７）に満ちられる多数の素子分離膜（１
０ａ，１０ｂ，１０ｃ）を形成する（図３（ｉ）参
照）。
【００２４】
【発明の効果】上述したように本発明によれば、トレン
チ構造の素子分離膜を製造する工程で、幅が狭いトレン
チ地域（セル地域）と広いトレンチ地域（周辺地域）に
均一な厚さを備える素子分離膜を形成するにあたって、
マスクの工程を追加しなくともよい。
チ構造の素子分離膜を製造する工程で、幅が狭いトレン
チ地域（セル地域）と広いトレンチ地域（周辺地域）に
均一な厚さを備える素子分離膜を形成するにあたって、
マスクの工程を追加しなくともよい。
【００２５】又、エッチングバリア層を使用することに
よって、ウェハの全てのチップを均一化(Uniformity)す
ることができ、ウェハとウェハの間の均一性が向上され
る。
よって、ウェハの全てのチップを均一化(Uniformity)す
ることができ、ウェハとウェハの間の均一性が向上され
る。
【図１】本発明によるトレンチ構造の素子分離膜を形成
する工程図である。
する工程図である。
【図２】本発明によるトレンチ構造の素子分離膜を形成
する工程図である。
する工程図である。
【図３】本発明によるトレンチ構造の素子分離膜を形成
する工程図である。
する工程図である。
１…半導体基板、２…シリコン酸化膜、２’…シリコン
酸化膜パターン、３…シリコン窒化膜、３’…シリコン
窒化膜パターン、４…フォトレジスト層、４’…フォト
レジストパターン、５ａ，５ｂ，５ｃ…トレンチ、６…
熱酸化膜、７…CVD 酸化膜。
酸化膜パターン、３…シリコン窒化膜、３’…シリコン
窒化膜パターン、４…フォトレジスト層、４’…フォト
レジストパターン、５ａ，５ｂ，５ｃ…トレンチ、６…
熱酸化膜、７…CVD 酸化膜。
Claims (6)
- 【請求項１】 半導体素子の製造方法において、 基板の上部に素子分離マスクを形成する工程と、 露出された前記基板をエッチングして多数の幅が異なる
トレンチ(trench)を形成する工程と、 前記基板と前記素子分離マスクの上部にCVD(Chemical V
apor Deposition)法によりCVD 酸化膜を厚く堆積する工
程と、 前記CVD 酸化膜の上部にエッチングバリア(barrier) 層
を形成する工程と、 前記エッチングベリア層の上部に感光膜を塗布し、平坦
に形成する工程と、 トポロジー(topology)が高い地域の前記エッチングバリ
ア層が露出されるように前記感光膜をエッチバックする
工程と、 露出された前記エッチングバリア層をエッチングして残
っている前記感光膜を除去する工程と、 トポロジーが低い所に残っている前記エッチングバリア
層をマスクにして前記素子分離マスクが露出されるまで
に露出された前記CVD 酸化膜をエッチングする工程と、 前記エッチングバリア層と前記素子分離マスクを各々エ
ッチングする工程と、 前記CVD 酸化膜を前記基板の表面までエッチングして前
記トレンチのみに前記CVD 酸化膜が残っている素子分離
膜を形成する工程と、 を備えるトレンチ構造の素子分離膜の製造方法。 - 【請求項２】 前記素子分離マスクは、シリコン酸化膜
パターンとシリコン窒化膜パターンとの積層構造を備え
る、請求項１記載のトレンチ構造の素子分離膜の製造方
法。 - 【請求項３】 前記CVD 酸化膜は、 TEOS(tetra ortho
ethyl silicate) 層、PSG(phospho silicate glass) 層
又はBPSG(boro phospho silicate glass) 層に形成され
る、請求項１記載のトレンチ構造の素子分離膜の製造方
法。 - 【請求項４】 前記CVD 酸化膜は、前記トレンチの深さ
と前記素子分離マスクの厚さの和よりも厚く堆積され
る、請求項１記載のトレンチ構造の素子分離膜の製造方
法。 - 【請求項５】 前記エッチングバリア層はポリシリコン
層に形成される、請求項１記載のトレンチ構造の素子分
離膜の製造方法。 - 【請求項６】 多数の幅が異なる前記トレンチを基板の
セル地域と周辺地域とに形成するにあたって、周辺地域
に形成されるトレンチは面積が広く形成される、請求項
１記載のトレンチ構造の素子分離膜の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92-15697 | 1992-08-31 | ||
| KR1019920015697A KR950009889B1 (ko) | 1992-08-31 | 1992-08-31 | 트렌치 기술을 이용한 반도체 장치의 소자분리영역 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177236A true JPH06177236A (ja) | 1994-06-24 |
Family
ID=19338737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5216268A Pending JPH06177236A (ja) | 1992-08-31 | 1993-08-31 | トレンチ構造の素子分離膜の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH06177236A (ja) |
| KR (1) | KR950009889B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0853031A2 (en) | 1997-01-09 | 1998-07-15 | Fuji Jukogyo Kabushiki Kaisha | Vehicle lane control |
| EP1251051A1 (en) | 2001-04-20 | 2002-10-23 | Fuji Jukogyo Kabushiki Kaisha | Vehicle controlling apparatus and method |
| EP1251060A2 (en) | 2001-04-20 | 2002-10-23 | Fuji Jukogyo Kabushiki Kaisha | Vehicle controlling apparatus and method |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100389911B1 (ko) * | 1996-09-13 | 2003-09-19 | 삼성전자주식회사 | 트렌치 소자 분리 방법 |
| KR100318255B1 (ko) * | 1998-06-30 | 2002-04-22 | 박종섭 | 반도체장치의소자분리방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59217339A (ja) * | 1983-05-26 | 1984-12-07 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01290236A (ja) * | 1988-05-03 | 1989-11-22 | Internatl Business Mach Corp <Ibm> | 幅の広いトレンチを平坦化する方法 |
-
1992
- 1992-08-31 KR KR1019920015697A patent/KR950009889B1/ko not_active Expired - Fee Related
-
1993
- 1993-08-31 JP JP5216268A patent/JPH06177236A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59217339A (ja) * | 1983-05-26 | 1984-12-07 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01290236A (ja) * | 1988-05-03 | 1989-11-22 | Internatl Business Mach Corp <Ibm> | 幅の広いトレンチを平坦化する方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0853031A2 (en) | 1997-01-09 | 1998-07-15 | Fuji Jukogyo Kabushiki Kaisha | Vehicle lane control |
| EP1251051A1 (en) | 2001-04-20 | 2002-10-23 | Fuji Jukogyo Kabushiki Kaisha | Vehicle controlling apparatus and method |
| EP1251060A2 (en) | 2001-04-20 | 2002-10-23 | Fuji Jukogyo Kabushiki Kaisha | Vehicle controlling apparatus and method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950009889B1 (ko) | 1995-09-01 |
| KR940004779A (ko) | 1994-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5640041A (en) | Stress relaxation in dielectric before metallization | |
| JP4538272B2 (ja) | 湿式洗浄によるアタックを防止できる半導体装置の製造方法 | |
| JPH04253322A (ja) | ３つのレジスト層を利用した平坦化方法 | |
| JP2000124303A (ja) | トレンチ隔離の製造方法 | |
| JPH07273063A (ja) | 半導体装置およびその製造方法 | |
| JPH0661342A (ja) | トレンチ素子分離膜製造方法 | |
| KR100571658B1 (ko) | 반도체소자 제조 방법 | |
| JP2838992B2 (ja) | 半導体装置の製造方法 | |
| US5578531A (en) | Method for manufacturing semiconductor device | |
| US11961740B2 (en) | Manufacturing method for integrating gate dielectric layers of different thicknesses | |
| US5424240A (en) | Method for the formation of field oxide film in semiconductor device | |
| JP2002151689A (ja) | 半導体素子及びその形成方法 | |
| US6255717B1 (en) | Shallow trench isolation using antireflection layer | |
| EP0573996B1 (en) | Method of manufacturing a semiconductor memory device | |
| JP3462174B2 (ja) | シリコン基板内にトレンチ構造部を形成するための方法 | |
| TWI282121B (en) | Method for fabricating contact pad of semiconductor device | |
| JPH06177236A (ja) | トレンチ構造の素子分離膜の製造方法 | |
| US6124184A (en) | Method for forming isolation region of semiconductor device | |
| US20060003571A1 (en) | Method for forming contact hole in semiconductor device | |
| JP2000164690A (ja) | 半導体装置の製造方法 | |
| JP2003243293A (ja) | 半導体装置の製造方法 | |
| JPH09129730A (ja) | 半導体装置の製造方法 | |
| US6169002B1 (en) | Methods of forming trench isolation structures by etching back electrically insulating layers using etching masks | |
| KR100868925B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| JP2788889B2 (ja) | 半導体装置における分離形成方法 |