JPH06177268A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH06177268A
JPH06177268A JP4326933A JP32693392A JPH06177268A JP H06177268 A JPH06177268 A JP H06177268A JP 4326933 A JP4326933 A JP 4326933A JP 32693392 A JP32693392 A JP 32693392A JP H06177268 A JPH06177268 A JP H06177268A
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semiconductor chip
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semiconductor device
manufacturing
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Yoshiyuki Yoneda
義之 米田
Kazuto Tsuji
和人 辻
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Abstract

(57)【要約】 【目的】 プラスチックパッケージを有する半導体装置
の製造方法に関し、捺印の視認性が良好で、かつ、生産
性を向上した半導体装置の製造方法を提供することを目
的とする。 【構成】 モールド金型16a,16bに保持ピン17
を設け、保持ピン17により放熱板12の半導体チップ
11の非搭載面を保持しつつ、樹脂モールドすることに
より放熱板12の非搭載面に樹脂膜14aを形成し、レ
ーザビームLにより樹脂膜14aを除去することにより
パターン19をマーキングする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特に、プラスチックパッケージを有する半導体装
置の製造方法に関する。
【0002】半導体装置にはパッケージに社票や型格、
ロット番号等が捺印されており、これらの捺印により内
蔵されている集積回路を識別している。従って、これら
の捺印は視認性が良好である必要がある。
【0003】
【従来の技術】従来の半導体装置では社票や型格、ロッ
ト番号等をパッケージに捺印する場合、インクにより、
マーキングが行なわれていた。
【0004】図11は従来の一例の斜視図を示す。同図
中、1は樹脂パッケージで樹脂パッケージ1の表面から
は放熱板2が露出しており、いわゆる低熱抵抗プラスチ
ックパッケージを構成している。放熱板2は銅(Cu)
やアルミニウム(Al)により構成されており、放熱板
2上にパターン3がインクにより捺印されていた。
【0005】
【発明が解決しようとする課題】しかるに、従来のイン
クによる捺印ではインクの塗布後、インクをパッケージ
表面に定着させるための処理が必要となり、製造工程が
増加し、生産性が悪い。
【0006】また、レーザビームによるプラスチックパ
ッケージに捺印では放熱板が剥きだしになっているいわ
ゆる低熱抵抗プラスチックパッケージに用いる場合、放
熱板にパターンをマーキングすること、リードへの半田
メッキ時に放熱板にも半田がメッキされているため、半
田にパターンがマーキングされ、半導体装置の実装時に
半田溶融温度を大きく越えることによりパターンが消去
されてしまう。このため、放熱板以外の部分にマーキン
グする必要があり、マーキング位置が規制されてしま
う。さらに、樹脂パッケージ上にレーザビームを照射
し、マーキングを行ってもレーザビームによるマーキン
グの色は黒っぽく、樹脂パッケージの色もカーボンによ
り黒色となっており、コントラストが低いため視認性が
悪い等の問題点があった。
【0007】本発明は上記の点に鑑みてなされたもの
で、捺印の視認性が良好で、かつ生産性の良好な半導体
装置の製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明は半導体チップ及
び該半導体チップで生じる熱を放熱する放熱板を該半導
体チップを外部と接続するリードと共に樹脂製のパッケ
ージで一体的にモールドしてなる半導体装置の製造方法
において、前記放熱板表面に樹脂膜を形成する樹脂膜形
成工程と、前記樹脂膜を熱線により局所的に除去し、前
記放熱板を局所的に剥き出すことにより捺印を行なう捺
印工程とを有してなる。
【0009】
【作用】放熱板表面に樹脂膜が形成され、熱線により樹
脂膜を局所的に除去することにより、放熱板を表出さ
せ、パターンをマーキングする。
【0010】このため、樹脂膜と放熱板との材質の違い
によりパターンと他の部分とのコントラストを大きくす
ることができ、パターンの視認性を向上させることがで
きる。
【0011】また、放熱板はほとんどが樹脂膜で覆われ
るため、放熱板を保護できる。このとき、樹脂膜は20
〜50μm と非常に薄いため放熱板の放熱効果を阻害す
ることはない。
【0012】
【実施例】図1は本発明の第1実施例の製造工程図を示
す。同図中、11は半導体チップ、12は放熱板、13
はリードフレーム、14はパッケージを示す。
【0013】半導体チップ11は例えば、数mm角のシリ
コン結晶基板上に高集積精密度の回路素子を多数形成し
てなる。放熱板12は銅(Cu)、アルミニウム(A
l)、セラミック等の熱伝導の良好な材料を平板状に形
成してなる。
【0014】リードフレーム13は銅(Cu)合金、鉄
(Fe)−ニッケル(Ni)合金(例えば42アロイ)
等の材料をエッチングやプレス加工することにより形成
される。パッケージ14はエポキシ系の樹脂材料よりな
り、半導体チップ11,放熱板12,リードフレーム1
3の一部を一体的に封入する。
【0015】リードフレーム13は接続リード13a及
び支持リード13bを有し、放熱板12は支持リード1
3bにより保持される。図2に本発明の第1実施例の放
熱板12と支持リード13bとの接続部分の斜視図を示
す。放熱板12には半導体チップ11の搭載面12aに
凸部12a-1が形成されていて、この凸部12a-1に支
持リード13bの先端部に形成された穴部13b-1を係
合させ、凸部12a-1をかしめることにより放熱板12
を支持リード13bに保持する構成とされている。
【0016】放熱板12は支持リード13bに保持され
た後、半導体チップ11の搭載面12aに半導体チップ
11が接着剤等により接着される。次に半導体チップ1
1と接続リード13aとがワイヤボンディングされ、金
(Au)材よりなるワイヤ15により接続され、図1
(A)に示すような状態とされる。
【0017】次に図1(A)に示すように一体的に形成
された半導体チップ11、放熱板12,リードフレーム
13を図1(B)に示すようにモールド金型16a,1
6b内に収納する。モールド金型16b底面には装脱可
能に構成され、放熱板12の半導体チップ11の非搭載
面12bを保持する保持ピン17が装着されている。保
持ピン17は底面からの突出量が20〜50μ程度に設
定され、モールド金型16bの底面から20〜50μの
位置で放熱板12を保持する。
【0018】放熱板12はモールド金型16a,16b
内に保持されると支持リード13bの弾性により矢印A
方向に押圧され、保持ピン17に密着する。以上により
モールド金型16bの底面と放熱板12の半導体チップ
11の非搭載面12bとの間に20〜50μの間隙が確
実に保持される。
【0019】次に、モールド金型16a,16b内にエ
ポキシ系樹脂を注入する。樹脂が略固着した後に保持ピ
ン17を引き貫くことにより樹脂製パッケージ14が形
成される。
【0020】以上の工程により図1(C)に示すように
パッケージ14には保持ピン17により凹部14bが形
成されると共に、放熱板12の半導体チップ11の非搭
載面12bには20〜50μm の薄い樹脂膜14aが形
成される。
【0021】次にリード13のパッケージ14より外方
に延出したアウタリード13a-1部分に半田メッキが行
なわれ、その後、樹脂膜14a上に図1(D)に示すよ
うにレーザ発生装置18よりレーザ光Lが捺印しようと
する文字、数字に応じて照射される。レーザ光Lは数m
W程度の出力を有し、レーザ光Lが照射された部位14
a-1では樹脂膜14aが蒸発し、樹脂膜14a下部の放
熱板12が表出する。
【0022】レーザ光Lを社票、ロット番号等の捺印す
べき文字、数字等に応じて樹脂膜14aに照射すること
により捺印すべき文字、数字等に応じて樹脂膜14aが
除去され、放熱板12が表出し、社票、ロット番号等の
捺印が行なわれる。
【0023】捺印完了後、図1(D)に示すようにリー
ドフレームより切断し、接続リード13aの先端を折曲
することにより半導体装置が完成する。本実施例では接
続リード13aの先端を表面実装用に折曲している。
【0024】図3は上記の製造工程により製造された半
導体装置の斜視図を示す。図1の工程により製造された
半導体装置によれば、捺印されたパターン19は放射板
12の色となり、カーボンが混入された樹脂よりなるパ
ッケージ14の色とのコントラストによりはっきりと視
認することができるため、捺印された社票、ロット番号
の視認性を向上させることができる。
【0025】また、放熱板12上はパターン19及び穴
部14b以外は樹脂膜14aで覆われるため、放熱板1
2を保護できる。さらに、放熱板12上に形成される樹
脂膜14aは20〜50μm と薄いと共に樹脂膜14a
の形成時に形成された穴部14b及びパターン19によ
り、放熱板12の放熱効果を阻止することはない。
【0026】図4は本発明の第2実施例の製造工程図を
示す。同図中、図1と同一構成部分には同一符号を付
し、その説明は省略する。
【0027】本実施例は第1実施例と放熱板の形状が異
なる。図5に第2実施例の放熱板の斜視図を示す。
【0028】放熱板21には凸部21aがプレスや削出
し等の加工法により形成される。凸部21aは高さが2
0〜50μm に形成されている。
【0029】放熱板21は図4(A)に示すように第1
実施例と同様な方法でリード13に保持され、凸部21
aを有する面が半導体チップ11の非搭載面となるよう
に組み付けられる。
【0030】次に、図4(B)に示すように第1実施例
のモールド金型16a,16bの保持ピン16b-1を削
除したモールド金型22a,22b内に保持され、樹脂
が注入され、パッケージ14が形成される。
【0031】このとき、放熱板21の凸部21aはモー
ルド金型21bの底面にリード13の弾性により押圧さ
れる。このため、放熱板21の半導体チップ11の非搭
載面の凸部21a以外の部分にはモールド金型21b底
面と凸部21aの高さ20〜50μm の間隙が生じ、モ
ールド工程によりこの部分に図4(C)に示すように2
0〜50μm の樹脂膜14aが形成される。
【0032】第1実施例同様に樹脂膜14aにレーザ発
生装置18より捺印パターンに応じてレーザ光Lを照射
することにより捺印が行なわれる。
【0033】図6に本発明の第2実施例の斜視図を示
す。本実施例では捺印パターン19以外に凸部21aが
外部に表出し、放熱効果が高い。また、製造工程におい
てはパッケージ14のモールド時に保持ピン17が不要
となり、従来のモールド金型での製造が可能となる。
【0034】図7は本発明の第3実施例の斜視図を示
す。同図中、図4と同一構成部分には同一符号を付し、
その説明は省略する。本実施例は放熱板の形状が第2実
施例と異なる。図8に放熱板の斜視図を示す。放熱板3
1は放熱板21と同様、プレス加工や削出し加工により
半導体チップ11の非搭載面側に凸部31aを形成して
なる。ただし、凸部31aは金型22a,22bの樹脂
の注入口(ゲート)と空気排出孔(ベント)とを結ぶ線
分Iに対称となるように形成されている。以上の構成と
することにより樹脂が20〜50μm 程度の狭い間隙に
もスムーズに注入され、樹脂膜14aの形成状態が良好
なものとなる。
【0035】図9は本発明の第4実施例の断面図を示
す。同図中、図1と同一構成部分には同一符号を付し、
その説明は省略する。本実施例は半導体チップ11と放
熱板12とが別体で設けられた半導体装置に適用したも
ので、半導体チップ11は支持リード13cと一体的に
形成されたステージ13d上に保持された構成をなす。
【0036】図10は本発明の第5実施例の断面図を示
す。同図中、図1と同一構成部分には同一符号を付し、
その説明は省略する。
【0037】本実施例はTSOP(Thin Small Out-lin
ed Package)の半導体装置に適用したもので支持リード
13cに一体的に形成されたステージ13d上に半導体
チップ11が搭載され薄型化が計られている。本実施例
では放熱板がないため、ステージ13dの半導体チップ
11の非搭載面に樹脂膜14aを第1乃至第3実施例と
同様な工程により形成される。
【0038】なお、ステージ13dはリードフレーム1
3と同様なメタル材料により構成されているため、捺印
時には、放熱板と同様にパッケージ14とのコントラス
トの高い、視認性の良好な捺印が可能となる。
【0039】なお、第1乃至第5実施例ではリードフレ
ーム13は表面実装型の形状となっているが、これに限
ることはなく、DIP(Dual In-line Package)、SI
P(Single In-line Package)等の樹脂パッケージによ
り封止された半導体装置に幅広く適用できる。
【0040】
【発明の効果】上述の如く、本発明によれば、放熱板上
に形成された樹脂膜を局所的に除去し、捺印を行なうた
め、樹脂膜と放熱板とのコントラストにより、捺印の視
認性が向上すると共に、放熱板上に樹脂膜が形成される
ため、放熱板を樹脂膜により保護でき、プリント基板等
への搭載時に放熱板と配線とが接触しにくくなり、回路
の保護が行なえる等の特長を有する。
【図面の簡単な説明】
【図1】本発明の第1実施例の製造工程図である。
【図2】本発明の第1実施例の要部の斜視図である。
【図3】本発明の第1実施例の斜視図である。
【図4】本発明の第2実施例の製造工程図である。
【図5】本発明の第2実施例の放熱板の斜視図である。
【図6】本発明の第2実施例の斜視図である。
【図7】本発明の第3実施例の斜視図である。
【図8】本発明の第3実施例の放熱板の斜視図である。
【図9】本発明の第4実施例の断面図である。
【図10】本発明の第5実施例の断面図である。
【図11】従来の一例の斜視図である。
【符号の説明】
11 半導体チップ 12 放熱板 13 リードフレーム 14 パッケージ

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 半導体チップ(11)及び該半導体チッ
    プ(11)で生じる熱を放熱する放熱板(12)を該半
    導体チップ(11)を外部と接続するリード(13)と
    共に樹脂製のパッケージ(14)で一体的にモールドし
    てなる半導体装置の製造方法において、 前記放熱板(12)表面に樹脂膜(14a)を形成する
    樹脂膜形成工程と、 前記樹脂膜(14a)を熱線により局所的に除去し、前
    記放熱板(12)を局所的に剥き出すことにより捺印を
    行なう捺印工程とを有することを特徴とする半導体装置
    の製造方法。
  2. 【請求項2】 半導体チップ(11)及び該半導体チッ
    プ(11)を保持するステージ(13d)を該半導体チ
    ップ(11)を外部と接続するリードフレーム(13)
    と共に樹脂製のパッケージ(14)で一体的にモールド
    してなる半導体装置の製造方法において、 前記ステージ(13d)の前記半導体チップ(11)の
    非搭載面に樹脂膜(14a)を形成する樹脂膜形成工程
    と、 前記樹脂膜を熱線により局所的に除去し、前記ステージ
    (13d)の前記半導体チップ(11)の非搭載面を局
    所的に剥き出すことにより捺印を行なう捺印工程とを有
    することを特徴とする半導体装置の製造方法。
  3. 【請求項3】 前記樹脂膜形成工程は前記パッケージ
    (14)のモールド工程中に同時に実行されることを特
    徴とする請求項1又は2記載の半導体装置の製造方法。
  4. 【請求項4】 前記樹脂膜形成工程は前記パッケージ
    (14)のモールド金型(16a,16b)に装着脱自
    在に設けられ、前記樹脂膜(14a)の膜厚に対応した
    位置に前記放熱板(12)の前記半導体チップ(11)
    の非搭載面(12a)を保持する保持ピン(16b-1)
    により前記放熱板(12)を前記モールド金型(16
    a,16b)内に保持し、前記パッケージ(14)のモ
    ールドを行なう工程と、 前記パッケージ(14)の形成後、前記保持ピン(16
    b-1)を前記モールド金型(16a,16b)より離脱
    させる工程とを有することを特徴とする請求項3記載の
    半導体装置の製造方法。
  5. 【請求項5】 前記樹脂膜形成工程は前記放熱板(1
    2)の前記半導体チップ(11)の非搭載面(12a)
    に前記樹脂膜(14a)の膜厚に応じた高さの凸部(1
    2d)を形成し、前記パッケージ(14)のモールド工
    程を実行することにより前記樹脂膜(14a)を形成す
    ることを特徴とする請求項1又は3記載の半導体装置の
    製造方法。
  6. 【請求項6】 前記樹脂膜形成工程は前記樹脂膜(14
    a)の膜厚を50μm 以下に形成することを特徴とする
    請求項1乃至5記載の半導体装置の製造方法。
JP4326933A 1992-12-07 1992-12-07 半導体装置の製造方法 Withdrawn JPH06177268A (ja)

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999050908A1 (en) * 1998-03-26 1999-10-07 Seiko Epson Corporation Method of manufacturing semiconductor device, apparatus for molding semiconductor device, and semiconductor device
KR100308396B1 (ko) * 1998-12-03 2001-12-17 마이클 디. 오브라이언 반도체패키지의제조방법
JP2002334975A (ja) * 2001-05-08 2002-11-22 Nec Corp 半導体装置の支持構造、ccd半導体装置、その製造方法、及び、ccd半導体装置用パッケージ
US7273769B1 (en) * 2000-08-16 2007-09-25 Micron Technology, Inc. Method and apparatus for removing encapsulating material from a packaged microelectronic device
JP2015088731A (ja) * 2013-09-25 2015-05-07 株式会社大真空 リードタイプの電子部品
KR20200040700A (ko) 2017-08-18 2020-04-20 나믹스 가부시끼가이샤 반도체 장치

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999050908A1 (en) * 1998-03-26 1999-10-07 Seiko Epson Corporation Method of manufacturing semiconductor device, apparatus for molding semiconductor device, and semiconductor device
US6821822B1 (en) 1998-03-26 2004-11-23 Seiko Epson Corporation Method of manufacturing semiconductor device, molding device for semiconductor device, and semiconductor device
KR100308396B1 (ko) * 1998-12-03 2001-12-17 마이클 디. 오브라이언 반도체패키지의제조방법
US7273769B1 (en) * 2000-08-16 2007-09-25 Micron Technology, Inc. Method and apparatus for removing encapsulating material from a packaged microelectronic device
US7405487B2 (en) 2000-08-16 2008-07-29 Micron Technology, Inc. Method and apparatus for removing encapsulating material from a packaged microelectronic device
JP2002334975A (ja) * 2001-05-08 2002-11-22 Nec Corp 半導体装置の支持構造、ccd半導体装置、その製造方法、及び、ccd半導体装置用パッケージ
JP2015088731A (ja) * 2013-09-25 2015-05-07 株式会社大真空 リードタイプの電子部品
KR20200040700A (ko) 2017-08-18 2020-04-20 나믹스 가부시끼가이샤 반도체 장치
US11315846B2 (en) 2017-08-18 2022-04-26 Namics Corporation Semiconductor device

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