JPH06177389A - 縦型電界効果トランジスタ - Google Patents
縦型電界効果トランジスタInfo
- Publication number
- JPH06177389A JPH06177389A JP32637392A JP32637392A JPH06177389A JP H06177389 A JPH06177389 A JP H06177389A JP 32637392 A JP32637392 A JP 32637392A JP 32637392 A JP32637392 A JP 32637392A JP H06177389 A JPH06177389 A JP H06177389A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon
- gate electrode
- effect transistor
- region
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 43
- 229920005591 polysilicon Polymers 0.000 claims abstract description 43
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 15
- 230000003071 parasitic effect Effects 0.000 abstract 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000012535 impurity Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】縦型電界効果トランジスタにおけるゲート電極
に寄生して存在するゲート容量を低減する。 【構成】ポリシリコンゲート電極６の中央部に真性ポリ
シリコン領域７を設け、この真性ポリシリコン領域７上
の酸化シリコン膜３の厚さを他の部分より厚くすること
により、寄生ゲート容量を低減する。
に寄生して存在するゲート容量を低減する。 【構成】ポリシリコンゲート電極６の中央部に真性ポリ
シリコン領域７を設け、この真性ポリシリコン領域７上
の酸化シリコン膜３の厚さを他の部分より厚くすること
により、寄生ゲート容量を低減する。
Description
【０００１】
【産業上の利用分野】本発明は、縦型電界効果トランジ
スタに関し、特にゲート電極に関する。
スタに関し、特にゲート電極に関する。
【０００２】
【従来の技術】従来の縦型電界効果トランジスタは、図
４に示すように、ドレイン領域１及びソース領域２を含
む表面に酸化シリコン膜３，ポリシリコン膜４を形成し
て、ポリシリコン膜４をゲート電極とし、酸化シリコン
膜３で覆うことによってソース電極５を絶縁する構造と
なっていた。
４に示すように、ドレイン領域１及びソース領域２を含
む表面に酸化シリコン膜３，ポリシリコン膜４を形成し
て、ポリシリコン膜４をゲート電極とし、酸化シリコン
膜３で覆うことによってソース電極５を絶縁する構造と
なっていた。
【０００３】又、酸化シリコン膜３が容量を蓄える構造
であることから図５に示すように、ゲート電極がポリシ
リコン膜４の一部を除去した構造となっていた。
であることから図５に示すように、ゲート電極がポリシ
リコン膜４の一部を除去した構造となっていた。
【０００４】
【発明が解決しようとする課題】前述した従来の縦型電
界効果トラジスタは、ポリシリコン膜をゲート電極とし
た構造となっている。このため、ゲート容量は酸化シリ
コン膜に蓄えられ、その静電容量Ｃは電極として作用す
るポリシリコン膜の面積によって決まる。
界効果トラジスタは、ポリシリコン膜をゲート電極とし
た構造となっている。このため、ゲート容量は酸化シリ
コン膜に蓄えられ、その静電容量Ｃは電極として作用す
るポリシリコン膜の面積によって決まる。
【０００５】
【０００６】（１）式からゲート容量低減にはポリシリ
コン膜の面積と酸化シリコン膜の厚さが関与することが
明らかであるが、面積には、集積上の限界、又酸化シリ
コン膜厚にはしきい値電圧等の問題がある。また図５に
示すようなポリシリコン膜を一部除去する技術において
は除去することで生じる段差に電界が生じやすい等の問
題がある。
コン膜の面積と酸化シリコン膜の厚さが関与することが
明らかであるが、面積には、集積上の限界、又酸化シリ
コン膜厚にはしきい値電圧等の問題がある。また図５に
示すようなポリシリコン膜を一部除去する技術において
は除去することで生じる段差に電界が生じやすい等の問
題がある。
【０００７】
【課題を解決するための手段】本発明の縦型電界効果ト
ランジスタは、ドレイン領域とソース領域を含む表面に
ゲート絶縁膜を介して設けた導電性ポリシリコン膜から
なるゲート電極を有する縦型電界効果トランジスタにお
いて、前記ゲート電極の中央部に設けた真性ポリシリコ
ン領域と、前記真性ポリシリコン領域上に設けた他の部
分の絶縁膜よりも厚い絶縁膜を備えている。
ランジスタは、ドレイン領域とソース領域を含む表面に
ゲート絶縁膜を介して設けた導電性ポリシリコン膜から
なるゲート電極を有する縦型電界効果トランジスタにお
いて、前記ゲート電極の中央部に設けた真性ポリシリコ
ン領域と、前記真性ポリシリコン領域上に設けた他の部
分の絶縁膜よりも厚い絶縁膜を備えている。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１（ａ），（ｂ）は本発明の一実施例を
示す平面図及びＡ−Ａ′線断面図である。
示す平面図及びＡ−Ａ′線断面図である。
【００１０】図１（ａ），（ｂ）に示すように、Ｎ型の
ドレイン領域１に設けたＰ型のベース領域２３と、ベー
ス領域２３内に設けたＮ型のソース領域２と、ドレイン
領域１とソース領域２を含む表面に設けたゲート酸化膜
１７と、ゲート酸化膜１７上に設けたＮ型ポリシリコン
ゲート電極６と、Ｎ型ポリシリコンゲート電極６の中央
部に設けた真性ポリシリコン領域７とを有している。
ドレイン領域１に設けたＰ型のベース領域２３と、ベー
ス領域２３内に設けたＮ型のソース領域２と、ドレイン
領域１とソース領域２を含む表面に設けたゲート酸化膜
１７と、ゲート酸化膜１７上に設けたＮ型ポリシリコン
ゲート電極６と、Ｎ型ポリシリコンゲート電極６の中央
部に設けた真性ポリシリコン領域７とを有している。
【００１１】図２は図１の各部の寸法を示す断面図であ
る。
る。
【００１２】図２に示すように、縦型電界効果トランジ
スタはＮ型ポリシリコンゲート電極６に電圧を加えるこ
とでポリシリコンゲート電極６直下のＰ型ベース領域２
３表面の導電型をＮ型に反転させることで電流を制御す
るという動作上の理由からＮ型ポリシリコンゲート電極
６直下のＰ型ベース領域２３の横方向拡がり幅８よりＮ
型ポリシリコンゲート電極６の幅９を広くする必要があ
る。
スタはＮ型ポリシリコンゲート電極６に電圧を加えるこ
とでポリシリコンゲート電極６直下のＰ型ベース領域２
３表面の導電型をＮ型に反転させることで電流を制御す
るという動作上の理由からＮ型ポリシリコンゲート電極
６直下のＰ型ベース領域２３の横方向拡がり幅８よりＮ
型ポリシリコンゲート電極６の幅９を広くする必要があ
る。
【００１３】ここで、ポリシリコン膜の全幅１０を１２
μｍ、Ｐ型ベース領域２３のポリシリコンゲート電極６
の端部からの横方向拡がり幅８を３μｍとすると、Ｎ型
ポリシリコンゲート電極６の幅９は３μｍより広く、真
性ポリシリコン領域７の幅１１は６μｍより狭くする必
要がある。
μｍ、Ｐ型ベース領域２３のポリシリコンゲート電極６
の端部からの横方向拡がり幅８を３μｍとすると、Ｎ型
ポリシリコンゲート電極６の幅９は３μｍより広く、真
性ポリシリコン領域７の幅１１は６μｍより狭くする必
要がある。
【００１４】また、真性ポリシリコン領域７の上の絶縁
膜の厚み１２は１．５μｍ、他の部分の絶縁膜の厚み１
３は１μｍ程度である。
膜の厚み１２は１．５μｍ、他の部分の絶縁膜の厚み１
３は１μｍ程度である。
【００１５】図３（ａ）〜（ｅ）は本発明の一実施例の
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
【００１６】まず、図３（ａ）に示すように、Ｎ型シリ
コン基板１４の表面に選択的に形成した酸化シリコン膜
１５をマスクとしてＰ型不純物をイオン注入して押込み
Ｐ+型拡散層１６を形成する。
コン基板１４の表面に選択的に形成した酸化シリコン膜
１５をマスクとしてＰ型不純物をイオン注入して押込み
Ｐ+型拡散層１６を形成する。
【００１７】次に、図３（ｂ）に示すように、酸化シリ
コン膜１５を除去した後Ｐ+ 型拡散層１６を含むＮ型シ
リコン基板１４の表面を熱酸化してゲート酸化膜１７を
形成し、ゲート酸化膜１７の上に真性又はノンドープの
ポリシリコン膜１８，酸化シリコン膜１９を順次堆積し
て選択的に順次エッチングし、次に、酸化シリコン膜１
９をマスクとしてＰ型不純物をイオン注入し、押し込み
を行ってＰ+ 型拡散層１６と接続するＰ型拡散層２０を
形成する。
コン膜１５を除去した後Ｐ+ 型拡散層１６を含むＮ型シ
リコン基板１４の表面を熱酸化してゲート酸化膜１７を
形成し、ゲート酸化膜１７の上に真性又はノンドープの
ポリシリコン膜１８，酸化シリコン膜１９を順次堆積し
て選択的に順次エッチングし、次に、酸化シリコン膜１
９をマスクとしてＰ型不純物をイオン注入し、押し込み
を行ってＰ+ 型拡散層１６と接続するＰ型拡散層２０を
形成する。
【００１８】次に、図３（ｃ）に示すように、酸化シリ
コン膜１９を選択的にエッチングして除去し、残りの酸
化シリコ膜１９及びポリシリコン膜１８をマスクとして
Ｎ型不純物をイオン注入し、Ｎ型ポリシリコンゲート電
極６とＮ+ 型ソース領域２と真性ポリシリコン領域７と
を形成する。
コン膜１９を選択的にエッチングして除去し、残りの酸
化シリコ膜１９及びポリシリコン膜１８をマスクとして
Ｎ型不純物をイオン注入し、Ｎ型ポリシリコンゲート電
極６とＮ+ 型ソース領域２と真性ポリシリコン領域７と
を形成する。
【００１９】次に、図３（ｄ）に示すように、酸化シリ
コン膜３を形成してパターニングし、酸化シリコン膜３
をマスクとしてＰ型不純物をイオン注入し、押し込みを
行い、Ｐ+ 型拡散層２１を形成する。
コン膜３を形成してパターニングし、酸化シリコン膜３
をマスクとしてＰ型不純物をイオン注入し、押し込みを
行い、Ｐ+ 型拡散層２１を形成する。
【００２０】次に、図３（ｅ）に示すように、Ｎ+ 型ソ
ース領域２と接続するソース電極５及びＮ型シリコン基
板１４の裏面にドレイン電極２２を設ける。
ース領域２と接続するソース電極５及びＮ型シリコン基
板１４の裏面にドレイン電極２２を設ける。
【００２１】
【発明の効果】以上説明したように本発明は、縦型電界
効果トランジスタの導電性ポリシリコンゲート電極の中
央部に真性ポリシリコン領域を形成してゲート電極の実
行面積を減少させ（ポリシリコン膜の全幅１２μｍ、真
性ポリシリコン領域幅６μｍとするとポリシリコンゲー
ト電極の面積は約３３％低減される）、且つ、真性又は
ノンドープのポリシリコン膜上部の絶縁膜を厚くする
（他の部分の絶縁膜の１．５倍とするとポリシリコンゲ
ート電極とソース電極との間の容量は約９％低減され
る）ことにより、ゲート電極容量を低減させるという効
果を有する。
効果トランジスタの導電性ポリシリコンゲート電極の中
央部に真性ポリシリコン領域を形成してゲート電極の実
行面積を減少させ（ポリシリコン膜の全幅１２μｍ、真
性ポリシリコン領域幅６μｍとするとポリシリコンゲー
ト電極の面積は約３３％低減される）、且つ、真性又は
ノンドープのポリシリコン膜上部の絶縁膜を厚くする
（他の部分の絶縁膜の１．５倍とするとポリシリコンゲ
ート電極とソース電極との間の容量は約９％低減され
る）ことにより、ゲート電極容量を低減させるという効
果を有する。
【図１】本発明の一実施例を示す平面図及びＡ−Ａ′線
断面図。
断面図。
【図２】図１の各部の寸法を示す断面図。
【図３】本発明の一実施例の製造方法を説明するための
工程順に示した断面図。
工程順に示した断面図。
【図４】従来の縦型電界効果トランジスタの第１の例を
示す断面図。
示す断面図。
【図５】従来の縦型電界効果トランジスタの第２の例を
示す断面図。
示す断面図。
１ ドレイン領域 ２ ソース領域 ３，１５，１９ 酸化シリコン膜 ４ ポシリコン膜 ５ ソース電極 ６ ポリシリコンゲート電極 ７ 真性ポリシリコン領域 ８ ベース領域の横方向拡がり幅 ９ ポリシリコンゲート電極の幅 １０ ポリシリコン膜の全幅 １１ 真性ポリシリコン領域の幅 １２ 真性ポリシリコン領域上の絶縁膜の厚さ １３ 他の部分の絶縁膜の厚さ １４ Ｎ型シリコン基板 １６，２１ Ｐ+ 型拡散層 １７ ゲート酸化膜 １８ 真性又はノンドープのシリコン膜 ２０ Ｐ型拡散層 ２２ ドレイン電極 ２３ ベース領域
Claims (1)
- 【請求項１】 ドレイン領域とソース領域を含む表面に
ゲート絶縁膜を介して設けた導電性ポリシリコン膜から
なるゲート電極を有する縦型電界効果トランジスタにお
いて、前記ゲート電極の中央部に設けた真性ポリシリコ
ン領域と、前記真性ポリシリコン領域上に設けた他の部
分の絶縁膜よりも厚い絶縁膜を備えたことを特徴とする
縦型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32637392A JP2917720B2 (ja) | 1992-12-07 | 1992-12-07 | 縦型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32637392A JP2917720B2 (ja) | 1992-12-07 | 1992-12-07 | 縦型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177389A true JPH06177389A (ja) | 1994-06-24 |
| JP2917720B2 JP2917720B2 (ja) | 1999-07-12 |
Family
ID=18187080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32637392A Expired - Lifetime JP2917720B2 (ja) | 1992-12-07 | 1992-12-07 | 縦型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917720B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7355249B2 (en) | 2005-04-28 | 2008-04-08 | International Business Machines Corporation | Silicon-on-insulator based radiation detection device and method |
-
1992
- 1992-12-07 JP JP32637392A patent/JP2917720B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7355249B2 (en) | 2005-04-28 | 2008-04-08 | International Business Machines Corporation | Silicon-on-insulator based radiation detection device and method |
| US8106457B2 (en) | 2005-04-28 | 2012-01-31 | International Business Machines Corporation | Silicon-on-insulator based radiation detection device and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2917720B2 (ja) | 1999-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3223329B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| US5308999A (en) | MOS FET having a thin film SOI structure | |
| JPH11204782A (ja) | 半導体装置およびその製造方法 | |
| JPH1027914A (ja) | Ｓｏｉトランジスタ及びその製造方法 | |
| JPH02302044A (ja) | 半導体装置の製造方法 | |
| US20050082614A1 (en) | Semiconductor device and fabrication method with etch stop film below active layer | |
| JP3057436B2 (ja) | 半導体デバイス及びその製造方法 | |
| JPH0521793A (ja) | 半導体装置及びその製造方法 | |
| JPH10107267A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH02110973A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| KR100239422B1 (ko) | 반도체 소자 및 제조 방법 | |
| JPH0666326B2 (ja) | 半導体装置およびその製造方法 | |
| JPS62229880A (ja) | 半導体装置及びその製造方法 | |
| JP2917720B2 (ja) | 縦型電界効果トランジスタ | |
| JP2742432B2 (ja) | 半導体装置の製造方法 | |
| KR100192973B1 (ko) | 경사진 게이트 산화막을 갖는 전력용 모스 소자및그제조방법 | |
| JP2734436B2 (ja) | Ｍｏｓ型半導体装置 | |
| JP2923772B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS63241965A (ja) | 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 | |
| US6472274B1 (en) | MOSFET with self-aligned channel edge implant and method | |
| JPH05129335A (ja) | 縦型トランジスタの製造方法 | |
| KR0170513B1 (ko) | 모스 트랜지스터 및 그의 제조방법 | |
| JPH0669507A (ja) | パワーｍｏｓｆｅｔ | |
| JPH04241465A (ja) | 電界効果型半導体装置の製造方法 | |
| JP2003115585A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990323 |