JPH06177665A - 集積回路入力を所定状態にプルアップする回路 - Google Patents
集積回路入力を所定状態にプルアップする回路Info
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- JPH06177665A JPH06177665A JP5219220A JP21922093A JPH06177665A JP H06177665 A JPH06177665 A JP H06177665A JP 5219220 A JP5219220 A JP 5219220A JP 21922093 A JP21922093 A JP 21922093A JP H06177665 A JPH06177665 A JP H06177665A
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Abstract
(57)【要約】
【目的】 ロー電圧又はハイ電圧を入力可能な又は浮動
可能な集積回路の入力をプルアップする回路を提供す
る。 【構成】 入力とハイ電圧との間に接続された第１のＭ
ＯＳトランジスタと、第２、第３及び第４のＭＯＳトラ
ンジスタのハイ電圧とロー電圧との間の直列接続と、前
記第１及び第２のＭＯＳトランジスタのゲ−トと前記第
３及び前記第４のＭＯＳトランジスタのジャンクション
との間の接続と、前記入力と前記第３及び第４のＭＯＳ
トランジスタのゲ−トとの間の接続とを備えている。
可能な集積回路の入力をプルアップする回路を提供す
る。 【構成】 入力とハイ電圧との間に接続された第１のＭ
ＯＳトランジスタと、第２、第３及び第４のＭＯＳトラ
ンジスタのハイ電圧とロー電圧との間の直列接続と、前
記第１及び第２のＭＯＳトランジスタのゲ−トと前記第
３及び前記第４のＭＯＳトランジスタのジャンクション
との間の接続と、前記入力と前記第３及び第４のＭＯＳ
トランジスタのゲ−トとの間の接続とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路に関し、特に
ＭＯＳトランジスタにおいて用いられる論理集積回路に
関する。
ＭＯＳトランジスタにおいて用いられる論理集積回路に
関する。
【０００２】
【従来の技術】集積回路は、論理信号及び／又はアナロ
グ信号を送出及び／又は入力する多数の内部コンポーネ
ント及びアクセス・パッドを備えることが可能である。
特に、論理信号を入力することができる入力パッドが考
えられるが、この入力パッドは入力増幅器か、又は出力
増幅器を選択するかによって出力パッドとしても動作す
る。
グ信号を送出及び／又は入力する多数の内部コンポーネ
ント及びアクセス・パッドを備えることが可能である。
特に、論理信号を入力することができる入力パッドが考
えられるが、この入力パッドは入力増幅器か、又は出力
増幅器を選択するかによって出力パッドとしても動作す
る。
【０００３】図１はメタライゼーション１７を介して集
積回路と一体の入力増幅器１１の入力に接続された通常
の入力パッド１０を概要的に示す。入力パッド１０は、
論理信号、即ち所定のハイ・レベル又はロー・レベルの
電圧を入力する。更に、各パッドは、一般的に、過電圧
保護素子、例えば静電気放電に関連している。これらの
保護素子は簡単化のために示されていない。
積回路と一体の入力増幅器１１の入力に接続された通常
の入力パッド１０を概要的に示す。入力パッド１０は、
論理信号、即ち所定のハイ・レベル又はロー・レベルの
電圧を入力する。更に、各パッドは、一般的に、過電圧
保護素子、例えば静電気放電に関連している。これらの
保護素子は簡単化のために示されていない。
【０００４】入力パッド１０は導体１２を介して集積回
路の外部に接続されている。以上で説明したように、導
体１２は、通常ハイの電圧又はローの電圧に設定され
る。しかし、多くの状況において、導体１２は浮動にさ
れる。その場合に、入力増幅器１１はこの浮動電圧をロ
ー・レベルとして、又はハイ・レベルとして入力してし
まう危険がある。更に、導体１２に発生する寄生パルス
又は静電放電は、パッド電圧を変化させ、入力増幅器１
１の入力に好ましくない変化を発生させる。
路の外部に接続されている。以上で説明したように、導
体１２は、通常ハイの電圧又はローの電圧に設定され
る。しかし、多くの状況において、導体１２は浮動にさ
れる。その場合に、入力増幅器１１はこの浮動電圧をロ
ー・レベルとして、又はハイ・レベルとして入力してし
まう危険がある。更に、導体１２に発生する寄生パルス
又は静電放電は、パッド電圧を変化させ、入力増幅器１
１の入力に好ましくない変化を発生させる。
【０００５】従って、論理集積回路のユーザは、入力が
浮動しているときは、通常、論理入力の電圧を所定の休
止レベルに固定する手段を備える。説明の全般におい
て、この所定の休止レベルはハイ・レベルとする。しか
し、勿論、本発明は当該技術分野において習熟する者に
おいては、この休止レベルがロー・レベルのときにも、
容易に対応することができる。
浮動しているときは、通常、論理入力の電圧を所定の休
止レベルに固定する手段を備える。説明の全般におい
て、この所定の休止レベルはハイ・レベルとする。しか
し、勿論、本発明は当該技術分野において習熟する者に
おいては、この休止レベルがロー・レベルのときにも、
容易に対応することができる。
【０００６】
【発明が解決しようとする課題】通常、論理集積回路の
ユーザは、入力回路の外側、入力導体１２とハイ・レベ
ルに対応する電圧Ｖｄｄとの間に、いわゆるプルアップ
抵抗（ここでは抵抗１３）を置く。抵抗１３は、入力導
体１２がロー・レベルに設定されるときは、過度の電流
消費をしないように十分に高い値を取らなければなら
ず、また入力導体１２が浮動状態にあるときは、寄生パ
ルスを除去するために必要とする時間が十分に短くなる
ように、十分に低い値を持たなければならない。一般的
に採用されるかね合い点は約５０ＫΩである。しかし、
このかね合い点は完全に満足すべきものではない。
ユーザは、入力回路の外側、入力導体１２とハイ・レベ
ルに対応する電圧Ｖｄｄとの間に、いわゆるプルアップ
抵抗（ここでは抵抗１３）を置く。抵抗１３は、入力導
体１２がロー・レベルに設定されるときは、過度の電流
消費をしないように十分に高い値を取らなければなら
ず、また入力導体１２が浮動状態にあるときは、寄生パ
ルスを除去するために必要とする時間が十分に短くなる
ように、十分に低い値を持たなければならない。一般的
に採用されるかね合い点は約５０ＫΩである。しかし、
このかね合い点は完全に満足すべきものではない。
【０００７】更に、集積回路の外側にプルアップ抵抗を
設けると、集積回路のユーザが行なうべき接続を複雑に
する。
設けると、集積回路のユーザが行なうべき接続を複雑に
する。
【０００８】
【課題を解決するための手段】本発明の第１の目的は、
論理的な集積回路の一部である集積回路の信号入力パッ
ドを所定のハイ又はローの休止レベルへプルアップする
回路を提供することである。
論理的な集積回路の一部である集積回路の信号入力パッ
ドを所定のハイ又はローの休止レベルへプルアップする
回路を提供することである。
【０００９】本発明の他の目的は、速い時定数を有する
間に所定の休止レベル以外のレベルが入力に印加された
ときは高いインピーダンスとなり、入力が浮動している
ときは休止レベルになるプルアップ回路を提供すること
である。
間に所定の休止レベル以外のレベルが入力に印加された
ときは高いインピーダンスとなり、入力が浮動している
ときは休止レベルになるプルアップ回路を提供すること
である。
【００１０】これらの目的を達成するために、本発明
は、第１の電圧（Ｖｓｓ）に対応する第１の状態、第２
の電圧（Ｖｄｄ）に対応する第２の状態、又は浮動状態
となることができる集積回路入力を第２の状態にプルア
ップする回路を提供する。プルアップ回路は、入力電圧
と第２の電圧との間に接続された第１の導電型のチャネ
ルを有する第１のＭＯＳトランジスタと、第２の電圧と
第１の電圧との間で前記第１の導電型の第２及び第３の
ＭＯＳトランジスタのチャネル、並びに第２の導電型の
第４のＭＯＳトランジスタのチャネルの直列接続とを有
する。前記第１及び第２のＭＯＳトランジスタのゲ−ト
と前記第３及び第４のＭＯＳトランジスタのジャンクシ
ョンとの間に接続が形成され、かつ前記第３及び第４の
ＭＯＳトランジスタの入力とゲ−トとの間に接続が形成
される。
は、第１の電圧（Ｖｓｓ）に対応する第１の状態、第２
の電圧（Ｖｄｄ）に対応する第２の状態、又は浮動状態
となることができる集積回路入力を第２の状態にプルア
ップする回路を提供する。プルアップ回路は、入力電圧
と第２の電圧との間に接続された第１の導電型のチャネ
ルを有する第１のＭＯＳトランジスタと、第２の電圧と
第１の電圧との間で前記第１の導電型の第２及び第３の
ＭＯＳトランジスタのチャネル、並びに第２の導電型の
第４のＭＯＳトランジスタのチャネルの直列接続とを有
する。前記第１及び第２のＭＯＳトランジスタのゲ−ト
と前記第３及び第４のＭＯＳトランジスタのジャンクシ
ョンとの間に接続が形成され、かつ前記第３及び第４の
ＭＯＳトランジスタの入力とゲ−トとの間に接続が形成
される。
【００１１】本発明の第１の特徴によれば、前記第４の
ＭＯＳトランジスタは、導通状態において比較的に高い
抵抗値を有するように設計される。
ＭＯＳトランジスタは、導通状態において比較的に高い
抵抗値を有するように設計される。
【００１２】本発明の他の特徴によれば、前記第１、第
２及び第３のＭＯＳトランジスタはＰチャネルＭＯＳト
ランジスタであり、前記第４のＭＯＳトランジスタはＮ
チャネルＭＯＳトランジスタであり、第１の電圧はロー
電圧（Ｖｓｓ）であり、第２の電圧はハイ電圧（Ｖｄ
ｄ）である。
２及び第３のＭＯＳトランジスタはＰチャネルＭＯＳト
ランジスタであり、前記第４のＭＯＳトランジスタはＮ
チャネルＭＯＳトランジスタであり、第１の電圧はロー
電圧（Ｖｓｓ）であり、第２の電圧はハイ電圧（Ｖｄ
ｄ）である。
【００１３】本発明の他の特徴によれば、第１及び第２
のＭＯＳトランジスタは同一である。
のＭＯＳトランジスタは同一である。
【００１４】以上の目的、他の目的、構成、特徴及び効
果は、添付する図面に関連させたときに、本発明の以下
の詳細な説明から明らかとなるであろう。
果は、添付する図面に関連させたときに、本発明の以下
の詳細な説明から明らかとなるであろう。
【００１５】
【実施例】図１を参照して以上で説明した当該技術の状
態を与え、集積回路のユーザは、集積回路の製造者に抵
抗１３のようなプルアップ・コンポーネントの調整をす
るように要求した。
態を与え、集積回路のユーザは、集積回路の製造者に抵
抗１３のようなプルアップ・コンポーネントの調整をす
るように要求した。
【００１６】集積回路の技術分野において習熟する者が
この目的を達成し得る第１の考えは、図２に示すよう
に、ゲ−トを接地したＰチャネルのＭＯＳトランジスタ
１４を介して回路の高電源電圧Ｖｄｄにパッドを接続し
なければならないであろう。実際に、集積回路の分野で
は、その製造において比較的に広いシリコン面を必要と
する抵抗をＭＯＳトランジスタに置換することは通常的
なことである。更に、当該技術分野において習熟する者
には、所望の値を有する抵抗を得るために、ＭＯＳトラ
ンジスタのサイズ、即ち主としてゲ−トの幅と長さとの
間の比Ｗ／Ｌを選択することになる。ゲ−トの長さはド
レインからソースを分離する距離であり、ゲ−トの幅は
ソースとドレインとの間の領域の横方向寸法である。
この目的を達成し得る第１の考えは、図２に示すよう
に、ゲ−トを接地したＰチャネルのＭＯＳトランジスタ
１４を介して回路の高電源電圧Ｖｄｄにパッドを接続し
なければならないであろう。実際に、集積回路の分野で
は、その製造において比較的に広いシリコン面を必要と
する抵抗をＭＯＳトランジスタに置換することは通常的
なことである。更に、当該技術分野において習熟する者
には、所望の値を有する抵抗を得るために、ＭＯＳトラ
ンジスタのサイズ、即ち主としてゲ−トの幅と長さとの
間の比Ｗ／Ｌを選択することになる。ゲ−トの長さはド
レインからソースを分離する距離であり、ゲ−トの幅は
ソースとドレインとの間の領域の横方向寸法である。
【００１７】更に、ＭＯＳトランジスタによる抵抗の置
換は電流消費を低減する。
換は電流消費を低減する。
【００１８】図３は一つの図面上に抵抗（曲線１５）及
びＭＯＳトランジスタ（曲線１６）の電圧対電流曲線を
示す。曲線１５は抵抗の通常の線形特性を示す。入力パ
ッド１０がハイ電圧Ｖｄｄにあるときは、電流は０であ
る。ロー電圧Ｖｓｓが入力パッド１０上に印加されると
きは、抵抗における電流消費はＩR ＝Ｖｄｄ／Ｒであ
る。しかし、ＭＯＳトランジスタを用いるときは、入力
パッド１０上の電圧はこのＭＯＳトランジスタのしきい
値電圧ＶＴ（通常、約１ボルト）より低くなると、電流
値は飽和する。従って、ハイ電圧Ｖｄｄ及びロー電圧Ｖ
ｓｓが通常値の＋５ボルト及び０ボルトを有する場合で
は、ＭＯＳトランジスタを用いたときの電流消費は約１
／５倍となる。しかし、これは、ＭＯＳトランジスタ１
４の導通状態における抵抗値がほぼ抵抗１３用に選択す
ることになる値にほぼ等しいことを要し、従って電流消
費の実質的な低減はない。
びＭＯＳトランジスタ（曲線１６）の電圧対電流曲線を
示す。曲線１５は抵抗の通常の線形特性を示す。入力パ
ッド１０がハイ電圧Ｖｄｄにあるときは、電流は０であ
る。ロー電圧Ｖｓｓが入力パッド１０上に印加されると
きは、抵抗における電流消費はＩR ＝Ｖｄｄ／Ｒであ
る。しかし、ＭＯＳトランジスタを用いるときは、入力
パッド１０上の電圧はこのＭＯＳトランジスタのしきい
値電圧ＶＴ（通常、約１ボルト）より低くなると、電流
値は飽和する。従って、ハイ電圧Ｖｄｄ及びロー電圧Ｖ
ｓｓが通常値の＋５ボルト及び０ボルトを有する場合で
は、ＭＯＳトランジスタを用いたときの電流消費は約１
／５倍となる。しかし、これは、ＭＯＳトランジスタ１
４の導通状態における抵抗値がほぼ抵抗１３用に選択す
ることになる値にほぼ等しいことを要し、従って電流消
費の実質的な低減はない。
【００１９】第４図は、本発明による回路を概要的に示
すものであり、入力パッド１０がロー電圧（Ｖｓｓ又は
０Ｖ）のときは、プルアップ・トランジスタの電流消費
を低減させる。
すものであり、入力パッド１０がロー電圧（Ｖｓｓ又は
０Ｖ）のときは、プルアップ・トランジスタの電流消費
を低減させる。
【００２０】本発明によれば、入力パッド１０はＰチャ
ネルのＭＯＳトランジスタＭＰ１を介してハイ電圧Ｖｄ
ｄに接続されている。更に、ハイ電圧Ｖｄｄ（例えば５
Ｖ）の端子は、２つのＰチャネルのＭＯＳトランジスタ
ＭＰ２及びＭＰ３と、ＮチャネルのＭＯＳトランジスタ
ＭＮ４との直列接続を介してロー電圧Ｖｓｓ（例えば０
Ｖ）の端子に接続されている。ＭＯＳトランジスタＭＰ
２及びＭＰ３のゲ−トは、入力パッド１０及び集積回路
の入力増幅器１１の入力に接続されている。
ネルのＭＯＳトランジスタＭＰ１を介してハイ電圧Ｖｄ
ｄに接続されている。更に、ハイ電圧Ｖｄｄ（例えば５
Ｖ）の端子は、２つのＰチャネルのＭＯＳトランジスタ
ＭＰ２及びＭＰ３と、ＮチャネルのＭＯＳトランジスタ
ＭＮ４との直列接続を介してロー電圧Ｖｓｓ（例えば０
Ｖ）の端子に接続されている。ＭＯＳトランジスタＭＰ
２及びＭＰ３のゲ−トは、入力パッド１０及び集積回路
の入力増幅器１１の入力に接続されている。
【００２１】ＰチャネルのＭＯＳトランジスタはＰ型基
板に形成されたＮ型ポケットに作成され、各Ｎ型ポケッ
トのポケット接点は、好ましくは、ハイ電圧Ｖｄｄに接
続される。
板に形成されたＮ型ポケットに作成され、各Ｎ型ポケッ
トのポケット接点は、好ましくは、ハイ電圧Ｖｄｄに接
続される。
【００２２】ここで図４の回路の動作を入力パッド１０
の種々の型式の接続について説明しよう。
の種々の型式の接続について説明しよう。
【００２３】集積回路の外側で、入力パッド１０をロー
電圧Ｖｓｓに接続したときは、ＭＯＳトランジスタＭＮ
４がカットオフとなり、ＭＯＳトランジスタＭＰ３が導
通となる。従って、ＭＯＳトランジスタＭＰ２はそのゲ
−トをそのドレインに接続しているものとみなすことが
できる。即ち、ＭＯＳトランジスタＭＰ２はＭＯＳトラ
ンジスタＭＮ４と直列に接続されたダイオードのように
動作し、従って非常に小さな電流、例えば約１ｎＡがＭ
ＯＳトランジスタＭＰ２を介して流れる。ＭＯＳトラン
ジスタＭＰ１は、そのゲ−トがＭＯＳトランジスタＭＰ
２と同一電圧であるので、ＭＯＳトランジスタＭＰ１
は、図５の特性曲線の部分において値Ｉ１及びＶ１によ
り表わされているように、非常に低い反転状態にある。
ただし、ＶＴはＭＯＳトランジスタＭＰ１のしきい値電
圧を表わす。この状態は、入力パッド１０の電圧がＶｓ
ｓとＶｓｓ＋ＶＴＭＰ２との間に保持されている限り、
継続する。ただし、ＶＴＭＰ２はＭＯＳトランジスタＭ
Ｐ２のしきい値、通常は約０．８Ｖを表わす。
電圧Ｖｓｓに接続したときは、ＭＯＳトランジスタＭＮ
４がカットオフとなり、ＭＯＳトランジスタＭＰ３が導
通となる。従って、ＭＯＳトランジスタＭＰ２はそのゲ
−トをそのドレインに接続しているものとみなすことが
できる。即ち、ＭＯＳトランジスタＭＰ２はＭＯＳトラ
ンジスタＭＮ４と直列に接続されたダイオードのように
動作し、従って非常に小さな電流、例えば約１ｎＡがＭ
ＯＳトランジスタＭＰ２を介して流れる。ＭＯＳトラン
ジスタＭＰ１は、そのゲ−トがＭＯＳトランジスタＭＰ
２と同一電圧であるので、ＭＯＳトランジスタＭＰ１
は、図５の特性曲線の部分において値Ｉ１及びＶ１によ
り表わされているように、非常に低い反転状態にある。
ただし、ＶＴはＭＯＳトランジスタＭＰ１のしきい値電
圧を表わす。この状態は、入力パッド１０の電圧がＶｓ
ｓとＶｓｓ＋ＶＴＭＰ２との間に保持されている限り、
継続する。ただし、ＶＴＭＰ２はＭＯＳトランジスタＭ
Ｐ２のしきい値、通常は約０．８Ｖを表わす。
【００２４】本発明の目的によれば、入力パッド１０が
ロー・レベルのときの電流消費は、非常に低く、約１ｎ
Ａである。一方、従来技術の装置における電流消費は約
０．１ｍＡ（５Ｖ／５０ＫΩ）である。
ロー・レベルのときの電流消費は、非常に低く、約１ｎ
Ａである。一方、従来技術の装置における電流消費は約
０．１ｍＡ（５Ｖ／５０ＫΩ）である。
【００２５】入力パッド１０はロー電圧に設定される前
記状態から、入力パッド１０の電圧は浮動状態を保持す
ることができ、ＭＯＳトランジスタＭＰ１におけるロー
反転電流はＭＯＳトランジスタＭＮ４のゲート容量を充
電する。ＭＯＳトランジスタＭＮ４のゲートにおける電
圧は、このトランジスタのしきい値電圧を超え、これが
導通し、従ってＭＯＳトランジスタＭＰ２のゲ−ト電圧
を低下させ、ＭＯＳトランジスタＭＰ２も導通する（Ｍ
ＯＳトランジスタＭＰ３は導通状態に留まる。）。ＭＯ
ＳトランジスタＭＰ２と同一のゲ−ト電圧を有するＭＯ
ＳトランジスタＭＰ１も導通し、従ってＭＯＳトランジ
スタＭＮ４を導通状態に保持する。そのときは、入力パ
ッド１０の電圧はＭＯＳトランジスタＭＰ１の導通によ
りハイ電圧Ｖｄｄにプルアップされる。入力パッド１０
及びＭＯＳトランジスタＭＰ３のゲ−ト電圧がハイ電圧
Ｖｄｄまで増加されると、ＭＯＳトランジスタＭＰ３は
遮断状態に切り換えられる。この時点で、ＭＯＳトラン
ジスタＭＰ１のゲ−トＧ１−２は、ＭＯＳトランジスタ
ＭＮ４が導通状態のために、ロー電圧Ｖｓｓにある。従
って、ＭＯＳトランジスタＭＰ１の導通状態が保持さ
れ、ＭＯＳトランジスタＭＰ１は通常、５〜１０ＫΩの
範囲のＰチャネルのＭＯＳトランジスタの導通状態にお
ける抵抗値に対応する低いダイナミック抵抗値による導
通状態にある。この低いインピーダンス値のために、入
力パッド１０は、寄生パルスに対して効果的に保護さ
れ、これを短い時定数により除去される。
記状態から、入力パッド１０の電圧は浮動状態を保持す
ることができ、ＭＯＳトランジスタＭＰ１におけるロー
反転電流はＭＯＳトランジスタＭＮ４のゲート容量を充
電する。ＭＯＳトランジスタＭＮ４のゲートにおける電
圧は、このトランジスタのしきい値電圧を超え、これが
導通し、従ってＭＯＳトランジスタＭＰ２のゲ−ト電圧
を低下させ、ＭＯＳトランジスタＭＰ２も導通する（Ｍ
ＯＳトランジスタＭＰ３は導通状態に留まる。）。ＭＯ
ＳトランジスタＭＰ２と同一のゲ−ト電圧を有するＭＯ
ＳトランジスタＭＰ１も導通し、従ってＭＯＳトランジ
スタＭＮ４を導通状態に保持する。そのときは、入力パ
ッド１０の電圧はＭＯＳトランジスタＭＰ１の導通によ
りハイ電圧Ｖｄｄにプルアップされる。入力パッド１０
及びＭＯＳトランジスタＭＰ３のゲ−ト電圧がハイ電圧
Ｖｄｄまで増加されると、ＭＯＳトランジスタＭＰ３は
遮断状態に切り換えられる。この時点で、ＭＯＳトラン
ジスタＭＰ１のゲ−トＧ１−２は、ＭＯＳトランジスタ
ＭＮ４が導通状態のために、ロー電圧Ｖｓｓにある。従
って、ＭＯＳトランジスタＭＰ１の導通状態が保持さ
れ、ＭＯＳトランジスタＭＰ１は通常、５〜１０ＫΩの
範囲のＰチャネルのＭＯＳトランジスタの導通状態にお
ける抵抗値に対応する低いダイナミック抵抗値による導
通状態にある。この低いインピーダンス値のために、入
力パッド１０は、寄生パルスに対して効果的に保護さ
れ、これを短い時定数により除去される。
【００２６】入力パッド１０がその浮動状態からその電
圧が５Ｖに固定される状態に移行すると、以上と同一の
状態が保持され、電流消費が実質的に０のままである。
圧が５Ｖに固定される状態に移行すると、以上と同一の
状態が保持され、電流消費が実質的に０のままである。
【００２７】入力パッド１０がロー電圧Ｖｓｓに再びプ
ルダウンされると、最初の述べた状態に戻り、ＭＯＳト
ランジスタＭＮ４は導通状態から遮断状態に急速に移行
する。
ルダウンされると、最初の述べた状態に戻り、ＭＯＳト
ランジスタＭＮ４は導通状態から遮断状態に急速に移行
する。
【００２８】本発明を実施する回路を作成した。この回
路は集積回路の形式を容易に製造可能にするものであ
り、入力が浮動しているときは寄生パルスを除去する能
力を増加させる低いインピーダンスを有し、また入力パ
ッド１０の状態が休止状態以外のときは電流消費が実質
的に０である。
路は集積回路の形式を容易に製造可能にするものであ
り、入力が浮動しているときは寄生パルスを除去する能
力を増加させる低いインピーダンスを有し、また入力パ
ッド１０の状態が休止状態以外のときは電流消費が実質
的に０である。
【００２９】図６は本発明によるプルアップ／プルダウ
ン回路の電流／電圧特性曲線を示す。回路の電流消費が
存在するときの唯一の位相は、入力がロー・レベルにあ
る状態と、入力が浮動となる状態との間、及び入力のハ
イ状態とロー状態との間の遷移移相である。そのとき
は、主として遷移ＭＰ２、ＭＰ３及びＭＮ４が導通して
いるＶＭＮ４とＶＴＭＰ３との間で短い移相が発生す
る。当該技術分野において習熟する者には、このトラン
ジェント電流を制限するために、ＭＯＳトランジスタＭ
Ｎ４の幾何学的な形状を選択することができる。例え
ば、ＭＯＳトランジスタＭＰ１及びＭＰ２では、比Ｗ／
Ｌ＝１０／５を選択し、スイッチとして作用するＭＯＳ
トランジスタＭＰ３では比Ｗ／Ｌ＝３／２を選択し、電
流制限特性に従うＭＯＳトランジスタＭＮ４では比Ｗ／
Ｌ＝３／２５を選択する。実施例において前記値をマイ
クロメートルで表現することができる。
ン回路の電流／電圧特性曲線を示す。回路の電流消費が
存在するときの唯一の位相は、入力がロー・レベルにあ
る状態と、入力が浮動となる状態との間、及び入力のハ
イ状態とロー状態との間の遷移移相である。そのとき
は、主として遷移ＭＰ２、ＭＰ３及びＭＮ４が導通して
いるＶＭＮ４とＶＴＭＰ３との間で短い移相が発生す
る。当該技術分野において習熟する者には、このトラン
ジェント電流を制限するために、ＭＯＳトランジスタＭ
Ｎ４の幾何学的な形状を選択することができる。例え
ば、ＭＯＳトランジスタＭＰ１及びＭＰ２では、比Ｗ／
Ｌ＝１０／５を選択し、スイッチとして作用するＭＯＳ
トランジスタＭＰ３では比Ｗ／Ｌ＝３／２を選択し、電
流制限特性に従うＭＯＳトランジスタＭＮ４では比Ｗ／
Ｌ＝３／２５を選択する。実施例において前記値をマイ
クロメートルで表現することができる。
【００３０】前記説明において、ＭＯＳトランジスタＭ
Ｐ２及びＭＰ２は同一であると表わされる。必要とする
特定の特性に従って、当該技術分野において習熟する者
は、これらのトランジスタのために別の幾何学的な形状
比を選択することができる。
Ｐ２及びＭＰ２は同一であると表わされる。必要とする
特定の特性に従って、当該技術分野において習熟する者
は、これらのトランジスタのために別の幾何学的な形状
比を選択することができる。
【００３１】更に、前述したように、本発明による回路
は、パッドをプルダウンするために用いられてもよい。
そのときは、ハイ電圧Ｖｄｄ及びロー電圧Ｖｓｓの役割
を前述した全ての型式のＭＯＳトランジスタと共に逆に
してもよい。
は、パッドをプルダウンするために用いられてもよい。
そのときは、ハイ電圧Ｖｄｄ及びロー電圧Ｖｓｓの役割
を前述した全ての型式のＭＯＳトランジスタと共に逆に
してもよい。
【００３２】本発明の特定の一実施例を説明したが、種
々の変更、変化、及び改善を当該技術分野において習熟
する者は、容易に想起するものである。このような置
換、変更及び改良は、この開示の一部であるとすること
を意図し、また本発明の精神及び範囲内にあると意図す
るものである。従って、以上の説明は単なる一実施例で
あって、限定を意図するものではない。本発明は、前記
請求の範囲に定められたもの及びこれと同等なものにの
み限定される。
々の変更、変化、及び改善を当該技術分野において習熟
する者は、容易に想起するものである。このような置
換、変更及び改良は、この開示の一部であるとすること
を意図し、また本発明の精神及び範囲内にあると意図す
るものである。従って、以上の説明は単なる一実施例で
あって、限定を意図するものではない。本発明は、前記
請求の範囲に定められたもの及びこれと同等なものにの
み限定される。
【００３３】
【発明の効果】本発明のプルアップ回路は、前述のよう
に、速い時定数を有すると共に、所定の休止レベル以外
のレベルが入力に印加されたときは高いインピーダンス
となり、入力が浮動しているときは休止レベルになり、
抵抗のＭＯＳトランジスタによる置換によって電流消費
を低減する。
に、速い時定数を有すると共に、所定の休止レベル以外
のレベルが入力に印加されたときは高いインピーダンス
となり、入力が浮動しているときは休止レベルになり、
抵抗のＭＯＳトランジスタによる置換によって電流消費
を低減する。
【図１】従来技術に従ってプルアップ抵抗に接続された
集積回路入力パッドを示す回路図である。
集積回路入力パッドを示す回路図である。
【図２】入力パッドに関連した集積プルアップ・コンポ
ーネントを示す回路図である。
ーネントを示す回路図である。
【図３】図１及び図２のプルアップ・コンポーネントを
含む回路の電流対電圧特性曲線を示す図である。
含む回路の電流対電圧特性曲線を示す図である。
【図４】本発明によるプルアップ回路を示す。
【図５】本発明によるプルアップ回路の電流対電圧特性
曲線の一部を示す図である。
曲線の一部を示す図である。
【図６】本発明によるプルアップ回路の電流対電圧特性
曲線を示す図である。
曲線を示す図である。
ＭＰ１〜ＭＰ３、ＭＮ４ ＭＯＳトランジスタ １０ 入力パッド １１ 入力増幅器 Ｖｄｄ ハイ電圧 Ｖｓｓ ロー電圧
Claims (4)
- 【請求項１】 第２の電圧（Ｖｄｄ）に対応する第２の
状態、又は浮動状態において、第１の電圧（Ｖｓｓ）に
対応する第１の状態になり得る集積回路入力を前記第２
の状態にプルアップする回路において、 前記集積回路入力と前記第２の電圧との間に接続された
第１の導電型のチャネルを有する第１のＭＯＳトランジ
スタ（ＭＰ１）と、 第１の導電型のチャネルを有する第２及び第３のＭＯＳ
トランジスタ（ＭＰ２、ＭＰ３）、並びに第２の導電型
のチャネルを有する第４のＭＯＳトランジスタ（ＭＮ
４）による第２の電圧と第１の電圧との間の直列接続
と、 前記第１及び第２のＭＯＳトランジスタのゲートと、前
記第３及び第４のＭＯＳトランジスタのジャンクション
との間の接続と、 前記第３及び第４のＭＯＳトランジスタの前記入力と、
前記ゲ−トとの間の接続とを含むことを特徴とする集積
回路入力を所定状態にプルアップする回路。 - 【請求項２】 前記第４のＭＯＳトランジスタは同通状
態で比較的に高い値の抵抗値を有するように設計されて
いることを特徴とする請求項１記載の集積回路入力を所
定状態にプルアップする回路。 - 【請求項３】 前記第１、第２及び第３のトランジスタ
はＰチャネルＭＯＳトランジスタであり、前記第４のト
ランジスタはＮチャネルＭＯＳトランジスタであり、前
記第１の電圧はロー電圧（Ｖｓｓ）であり、前記第２の
電圧はハイ電圧（Ｖｄｄ）であることを特徴とする請求
項１記載の集積回路入力を所定状態にプルアップする回
路。 - 【請求項４】 前記第１及び第２のＭＯＳトランジスタ
は同一であることを特徴とする請求項１記載の集積回路
入力を所定状態にプルアップする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9210140A FR2694851B1 (fr) | 1992-08-12 | 1992-08-12 | Circuit de tirage vers un état déterminé d'une entrée de circuit intégré. |
| FR9210140 | 1992-08-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177665A true JPH06177665A (ja) | 1994-06-24 |
Family
ID=9432941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5219220A Withdrawn JPH06177665A (ja) | 1992-08-12 | 1993-08-12 | 集積回路入力を所定状態にプルアップする回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5420526A (ja) |
| EP (1) | EP0583203B1 (ja) |
| JP (1) | JPH06177665A (ja) |
| DE (1) | DE69306195T2 (ja) |
| FR (1) | FR2694851B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5460770A (en) * | 1989-06-15 | 1995-10-24 | Tioxide Group Plc | Method for protecting shaped articles from attack by water |
| JP2008271503A (ja) * | 2007-03-26 | 2008-11-06 | Matsushita Electric Ind Co Ltd | 参照電流回路 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738408A (ja) * | 1993-07-19 | 1995-02-07 | Sharp Corp | バッファ回路 |
| JP2643872B2 (ja) * | 1994-11-29 | 1997-08-20 | 日本電気株式会社 | ボンディング・オプション回路 |
| US5545934A (en) * | 1994-12-22 | 1996-08-13 | Alliance Semiconductor Corporation | Voltage clamp circuit |
| US5546016A (en) * | 1995-07-03 | 1996-08-13 | Intel Corporation | MOS termination for low power signaling |
| US5821799A (en) * | 1996-10-25 | 1998-10-13 | Cypress Semiconductor Corporation | Low voltage level shifting circuit and low voltage sense amplifier |
| US5920227A (en) * | 1997-06-16 | 1999-07-06 | Advanced Micro Devices, Inc. | Zero current draw circuit for use during a bonding option |
| US20090081199A1 (en) * | 2001-03-20 | 2009-03-26 | Bioxell S.P.A. | Novel receptor trem (triggering receptor expressed on myeloid cells) and uses thereof |
| US8231878B2 (en) * | 2001-03-20 | 2012-07-31 | Cosmo Research & Development S.P.A. | Receptor trem (triggering receptor expressed on myeloid cells) and uses thereof |
| US8981061B2 (en) | 2001-03-20 | 2015-03-17 | Novo Nordisk A/S | Receptor TREM (triggering receptor expressed on myeloid cells) and uses thereof |
| CA2342376C (en) * | 2001-03-20 | 2013-11-12 | Marco Colonna | A receptor trem (triggering receptor expressed on myeloid cells) and uses thereof |
| DE10118863A1 (de) | 2001-04-18 | 2002-10-31 | Infineon Technologies Ag | Elektrische Schaltung |
| GB0426146D0 (en) | 2004-11-29 | 2004-12-29 | Bioxell Spa | Therapeutic peptides and method |
| SMT201700488T1 (it) | 2012-02-15 | 2017-11-15 | Novo Nordisk As | Anticorpi che legano e bloccano il recettore d'innesco espresso sulle cellule mieloidi-1 (trem-1) |
| US9550830B2 (en) | 2012-02-15 | 2017-01-24 | Novo Nordisk A/S | Antibodies that bind and block triggering receptor expressed on myeloid cells-1 (TREM-1) |
| JP6400480B2 (ja) | 2012-02-15 | 2018-10-03 | ノヴォ ノルディスク アー／エス | ペプチドグリカン認識タンパク質１に結合する抗体 |
| EP3172232B1 (en) | 2014-07-17 | 2023-12-27 | Novo Nordisk A/S | Site directed mutagenesis of trem-1 antibodies for decreasing viscosity. |
| FR3062920B1 (fr) * | 2017-02-16 | 2021-06-25 | Spryngs | Circuit de polarisation active et faible consommation d'une entree haute impedance |
| EP3774902A1 (en) | 2018-04-02 | 2021-02-17 | Bristol-Myers Squibb Company | Anti-trem-1 antibodies and uses thereof |
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| US3774053A (en) * | 1971-12-17 | 1973-11-20 | North American Rockwell | Clamping arrangement for reducing the effects of noise in field effect transistor logic circuits |
| JPS5321266B2 (ja) * | 1972-10-04 | 1978-07-01 | ||
| US3819952A (en) * | 1973-01-29 | 1974-06-25 | Mitsubishi Electric Corp | Semiconductor device |
| UST952012I4 (ja) * | 1976-01-20 | 1976-11-02 | ||
| US4498021A (en) * | 1982-07-13 | 1985-02-05 | Matsushita Electric Industrial Co., Ltd. | Booster for transmitting digital signal |
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-
1992
- 1992-08-12 FR FR9210140A patent/FR2694851B1/fr not_active Expired - Fee Related
-
1993
- 1993-08-10 EP EP93420337A patent/EP0583203B1/fr not_active Expired - Lifetime
- 1993-08-10 DE DE69306195T patent/DE69306195T2/de not_active Expired - Fee Related
- 1993-08-12 JP JP5219220A patent/JPH06177665A/ja not_active Withdrawn
- 1993-08-12 US US08/106,042 patent/US5420526A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0583203B1 (fr) | 1996-11-27 |
| FR2694851A1 (fr) | 1994-02-18 |
| US5420526A (en) | 1995-05-30 |
| EP0583203A1 (fr) | 1994-02-16 |
| FR2694851B1 (fr) | 1994-12-23 |
| DE69306195T2 (de) | 1997-06-19 |
| DE69306195D1 (de) | 1997-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |