JPH06177733A - パワーｍｏｓｆｅｔの駆動回路 - Google Patents
パワーｍｏｓｆｅｔの駆動回路Info
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- JPH06177733A JPH06177733A JP5206954A JP20695493A JPH06177733A JP H06177733 A JPH06177733 A JP H06177733A JP 5206954 A JP5206954 A JP 5206954A JP 20695493 A JP20695493 A JP 20695493A JP H06177733 A JPH06177733 A JP H06177733A
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- JP
- Japan
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- terminal
- capacitor
- controllable
- drive circuit
- diode
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6877—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the control circuit comprising active elements different from those used in the output circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
Landscapes
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【目的】 自己絶縁技術によって製造可能でありかつポ
ンピング駆動時の損失が減少するようにする。 【構成】 ２つのダイオード１２、５の接続点にコンデ
ンサ６の第１の端子１０を接続し、コンデンサ６の第２
の端子１１に振動電圧を印加し、第２のダイオード５を
パワーＭＯＳＦＥＴのゲート端子に接続し、第２のダイ
オード５をデプレッション形ＦＥＴにより形成し、この
デプレッション形ＦＥＴ５はコンデンサ６の第２の端子
１１と接続された基板端子Ｓｕｂにより振動電圧を供給
される。
ンピング駆動時の損失が減少するようにする。 【構成】 ２つのダイオード１２、５の接続点にコンデ
ンサ６の第１の端子１０を接続し、コンデンサ６の第２
の端子１１に振動電圧を印加し、第２のダイオード５を
パワーＭＯＳＦＥＴのゲート端子に接続し、第２のダイ
オード５をデプレッション形ＦＥＴにより形成し、この
デプレッション形ＦＥＴ５はコンデンサ６の第２の端子
１１と接続された基板端子Ｓｕｂにより振動電圧を供給
される。
Description
【０００１】
【産業上の利用分野】本発明は、直列に接続された２つ
のダイオードを備え、その２つのダイオードの接続点に
コンデンサの第１の端子が接続され、コンデンサの第２
の端子には振動電圧が印加され、第２のダイオードがパ
ワーＭＯＳＦＥＴのゲート端子に接続されるソース側負
荷を備えたパワーＭＯＳＦＥＴの駆動回路に関する。
のダイオードを備え、その２つのダイオードの接続点に
コンデンサの第１の端子が接続され、コンデンサの第２
の端子には振動電圧が印加され、第２のダイオードがパ
ワーＭＯＳＦＥＴのゲート端子に接続されるソース側負
荷を備えたパワーＭＯＳＦＥＴの駆動回路に関する。
【０００２】
【従来の技術】このような駆動回路は例えばヨーロッパ
特許第０２３６９６７号明細書に記載されている。この
種の集積回路装置においては、上記ダイオードは逆電圧
が０．５〜０．７ボルト以上に供給されなければならな
い場合寄生的なトランジスタ効果のために自己絶縁技術
によって製造することができない。さらに、ダイオード
に固有な０．５〜０．７ボルトの順方向電圧によって、
駆動電圧が例えば５ボルトの場合にはもはや無視し得な
い損失が生ぜしめられる。
特許第０２３６９６７号明細書に記載されている。この
種の集積回路装置においては、上記ダイオードは逆電圧
が０．５〜０．７ボルト以上に供給されなければならな
い場合寄生的なトランジスタ効果のために自己絶縁技術
によって製造することができない。さらに、ダイオード
に固有な０．５〜０．７ボルトの順方向電圧によって、
駆動電圧が例えば５ボルトの場合にはもはや無視し得な
い損失が生ぜしめられる。
【０００３】
【発明が解決しようとする課題】そこで、本発明の課題
は、自己絶縁技術によって製造することができかつポン
ピング駆動時の損失を減少させ得るような冒頭で述べた
種類の駆動回路を提供することにある。
は、自己絶縁技術によって製造することができかつポン
ピング駆動時の損失を減少させ得るような冒頭で述べた
種類の駆動回路を提供することにある。
【０００４】
【課題を解決するための手段】このような課題を解決す
るために、本発明においては、第２のダイオードはダイ
オードとして接続されたデプレッション形ＦＥＴであ
り、そのデプレッション形ＦＥＴはコンデンサの第２の
端子に接続された基板端子を有する。
るために、本発明においては、第２のダイオードはダイ
オードとして接続されたデプレッション形ＦＥＴであ
り、そのデプレッション形ＦＥＴはコンデンサの第２の
端子に接続された基板端子を有する。
【０００５】本発明の他の構成は請求項２以降に記載し
たとおりである。
たとおりである。
【０００６】
【実施例】次に本発明の一実施例を図面に基づいて詳細
に説明する。
に説明する。
【０００７】図１の駆動回路はソース側に負荷２が直列
に接続されているパワーＦＥＴ１を含んでいる。この直
列回路には２つの端子３、４を介して駆動電圧ＶDDが印
加される。パワーＦＥＴ１のドレイン端子Ｄは端子３に
接続されている。パワーＦＥＴ１のゲート端子Ｇにはダ
イオードとして接続されているデプレッション形ＦＥＴ
５のソース端子Ｓが接続されている。デプレッション形
ＦＥＴ５はパワーＦＥＴ１と同じ導電形を有している。
デプレッション形ＦＥＴ５のドレイン端子Ｄはコンデン
サ６の第１の端子１０に接続され、その第２の端子１１
は制御可能なスイッチ８を介してアースに接続されてい
る。コンデンサ６の第２の端子１１には電流源７を介し
て駆動電圧ＶDDが印加される。さらに、デプレッション
形ＦＥＴ５のドレイン端子Ｄは第１のバイポーラトラン
ジスタ１２のエミッタ−コレクタ区間を介して駆動電圧
ＶDDに接続されている。バイポーラトランジスタ１２の
ベース端子は、電流源１４と制御可能な第２のスイッチ
１５とから構成された直列回路の中間接続点に接続され
ている。電流源１４はバイポーラトランジスタ１２のベ
ース端子と端子３との間に接続されている。さらに、端
子３とアースとの間には第２のバイポーラトランジスタ
１６と制御可能な第３のスイッチ１７とから成る直列回
路が接続されている。この直列回路の中間接続点はパワ
ーＦＥＴ１のゲート端子Ｇに接続されている。制御可能
な第２および第３のスイッチ１５、１７はこの場合には
電界効果トランジスタとして構成され、それらのゲート
端子は入力端子１８に接続されている。
に接続されているパワーＦＥＴ１を含んでいる。この直
列回路には２つの端子３、４を介して駆動電圧ＶDDが印
加される。パワーＦＥＴ１のドレイン端子Ｄは端子３に
接続されている。パワーＦＥＴ１のゲート端子Ｇにはダ
イオードとして接続されているデプレッション形ＦＥＴ
５のソース端子Ｓが接続されている。デプレッション形
ＦＥＴ５はパワーＦＥＴ１と同じ導電形を有している。
デプレッション形ＦＥＴ５のドレイン端子Ｄはコンデン
サ６の第１の端子１０に接続され、その第２の端子１１
は制御可能なスイッチ８を介してアースに接続されてい
る。コンデンサ６の第２の端子１１には電流源７を介し
て駆動電圧ＶDDが印加される。さらに、デプレッション
形ＦＥＴ５のドレイン端子Ｄは第１のバイポーラトラン
ジスタ１２のエミッタ−コレクタ区間を介して駆動電圧
ＶDDに接続されている。バイポーラトランジスタ１２の
ベース端子は、電流源１４と制御可能な第２のスイッチ
１５とから構成された直列回路の中間接続点に接続され
ている。電流源１４はバイポーラトランジスタ１２のベ
ース端子と端子３との間に接続されている。さらに、端
子３とアースとの間には第２のバイポーラトランジスタ
１６と制御可能な第３のスイッチ１７とから成る直列回
路が接続されている。この直列回路の中間接続点はパワ
ーＦＥＴ１のゲート端子Ｇに接続されている。制御可能
な第２および第３のスイッチ１５、１７はこの場合には
電界効果トランジスタとして構成され、それらのゲート
端子は入力端子１８に接続されている。
【０００８】動作態様を説明するために、パワーＦＥＴ
１は最初は遮断されており、制御可能なスイッチ１５、
１７は入力端子１８における正電圧によって導通状態に
あると仮定する。それらが遮断されると、バイポーラト
ランジスタ１６は電流源１４から制御電流を得て導通す
る。それによってパワーＦＥＴ１のゲート−ソース間容
量ＣGSが充電され、このパワーＦＥＴ１は導通し始め
る。それによりパワーＦＥＴ１のソース端子における出
力電圧ＵA が増大し、そしてそのゲート電圧はパワーＦ
ＥＴ１を完全に導通させるためにより一層高められなけ
ればならない。
１は最初は遮断されており、制御可能なスイッチ１５、
１７は入力端子１８における正電圧によって導通状態に
あると仮定する。それらが遮断されると、バイポーラト
ランジスタ１６は電流源１４から制御電流を得て導通す
る。それによってパワーＦＥＴ１のゲート−ソース間容
量ＣGSが充電され、このパワーＦＥＴ１は導通し始め
る。それによりパワーＦＥＴ１のソース端子における出
力電圧ＵA が増大し、そしてそのゲート電圧はパワーＦ
ＥＴ１を完全に導通させるためにより一層高められなけ
ればならない。
【０００９】制御可能なスイッチ８の入力端９に今例え
ば０と５ボルトとの間を振動する電圧が印加されたとす
る。スイッチ８が導通すると、第１のバイポーラトラン
ジスタ１２を通って電流が流れ、コンデンサ６を充電す
る。コンデンサ６の第２の端子１１は、制御可能なスイ
ッチ８が導通状態に制御されている場合には常にアース
電位になっている。スイッチ８が遮断されると、第２の
端子１１には電流源７を介してほぼ電位ＶDDが印加され
る。コンデンサ６の電圧が充分に大きくなると、デプレ
ッション形ＦＥＴ５を通る電流がパワーＦＥＴ１のゲー
ト−ソース間容量ＣGS内へ流れる。。コンデンサ６の第
２の端子１１の電位はほぼ０とＶDDとの間を振動するの
で、コンデンサ６の第１の端子１０の電圧はほぼＶDDと
２ＶDDとの間を振動することになる。コンデンサ６の放
電は冒頭で述べた第２のダイオードを形成するバイポー
ラトランジスタ１２のベース−エミッタ区間によって阻
止される。
ば０と５ボルトとの間を振動する電圧が印加されたとす
る。スイッチ８が導通すると、第１のバイポーラトラン
ジスタ１２を通って電流が流れ、コンデンサ６を充電す
る。コンデンサ６の第２の端子１１は、制御可能なスイ
ッチ８が導通状態に制御されている場合には常にアース
電位になっている。スイッチ８が遮断されると、第２の
端子１１には電流源７を介してほぼ電位ＶDDが印加され
る。コンデンサ６の電圧が充分に大きくなると、デプレ
ッション形ＦＥＴ５を通る電流がパワーＦＥＴ１のゲー
ト−ソース間容量ＣGS内へ流れる。。コンデンサ６の第
２の端子１１の電位はほぼ０とＶDDとの間を振動するの
で、コンデンサ６の第１の端子１０の電圧はほぼＶDDと
２ＶDDとの間を振動することになる。コンデンサ６の放
電は冒頭で述べた第２のダイオードを形成するバイポー
ラトランジスタ１２のベース−エミッタ区間によって阻
止される。
【００１０】デプレッション形ＦＥＴ５はその基板端子
Ｓｕｂをコンデンサ６の第２の端子１１に接続する基板
制御機能を有している。つまり、基板端子の電圧は同様
に値０とＶDDとの間を振動する。この基板制御機能によ
ってデプレッション形ＦＥＴ５のカットオフ電圧は入力
端の周波数に応じて変化する。基板が電位０ボルトにな
ると、ＩDS／ＵDS特性線はより高いＩD 値の方向へ移動
し、デプレッション形ＦＥＴ５のカットオフ電圧はより
高い第１の値になる。基板が電位ＶDDになると、ＩDS／
ＵDS特性線はより低いＩD 値の方向へ移動し、デプレッ
ション形ＦＥＴ５のカットオフ電圧はより小さい値にな
る。このことは基板バイアスＶDDの際には僅かなドレイ
ン−ソース間電圧でも多くの電流が流れ得ることを意味
する。これはデプレッション形ＦＥＴ５によって形成さ
れたダイオードの急峻な順方向特性と同等である。それ
に対して基板が０ボルトになると、ソース電圧がドレイ
ン電圧よりも大きくなるや否や、ダイオードは遮断され
る。
Ｓｕｂをコンデンサ６の第２の端子１１に接続する基板
制御機能を有している。つまり、基板端子の電圧は同様
に値０とＶDDとの間を振動する。この基板制御機能によ
ってデプレッション形ＦＥＴ５のカットオフ電圧は入力
端の周波数に応じて変化する。基板が電位０ボルトにな
ると、ＩDS／ＵDS特性線はより高いＩD 値の方向へ移動
し、デプレッション形ＦＥＴ５のカットオフ電圧はより
高い第１の値になる。基板が電位ＶDDになると、ＩDS／
ＵDS特性線はより低いＩD 値の方向へ移動し、デプレッ
ション形ＦＥＴ５のカットオフ電圧はより小さい値にな
る。このことは基板バイアスＶDDの際には僅かなドレイ
ン−ソース間電圧でも多くの電流が流れ得ることを意味
する。これはデプレッション形ＦＥＴ５によって形成さ
れたダイオードの急峻な順方向特性と同等である。それ
に対して基板が０ボルトになると、ソース電圧がドレイ
ン電圧よりも大きくなるや否や、ダイオードは遮断され
る。
【００１１】図２には自己絶縁技術によりデプレッショ
ン形ＦＥＴ５がどのように構成されるかが示されてい
る。このデプレッション形ＦＥＴ５は強ｎ導電形半導体
層２０上に集積されており、この半導体層２０には弱ｎ
ドーピングされた厚い層２１が接している。この層２１
内にはｐドーピングされたウエル２２が埋め込まれてお
り、このウエル２２内にはｎ導電形ソース領域２３およ
びｎ導電形ドレイン領域２４が埋め込まれている。ソー
ス領域２３およびドレイン領域２４はｎ導電形チャネル
２５によって相互に結合されている。デプレッション形
ＦＥＴはほぼチャネル２５上に配置されたゲート電極２
６によって制御される。ドレイン端子Ｄはゲート端子Ｇ
に接続されている。ソース領域２３はソース端子Ｓを含
んでいる。ｐドーピングされたウエル２２は基板端子Ｓ
ｕｂを持っている。この基板端子を介してウエル２２に
印加された電圧によって、デプレッション形ＦＥＴのカ
ットオフ電圧はゲート電圧に無関係に調節することがで
きる。
ン形ＦＥＴ５がどのように構成されるかが示されてい
る。このデプレッション形ＦＥＴ５は強ｎ導電形半導体
層２０上に集積されており、この半導体層２０には弱ｎ
ドーピングされた厚い層２１が接している。この層２１
内にはｐドーピングされたウエル２２が埋め込まれてお
り、このウエル２２内にはｎ導電形ソース領域２３およ
びｎ導電形ドレイン領域２４が埋め込まれている。ソー
ス領域２３およびドレイン領域２４はｎ導電形チャネル
２５によって相互に結合されている。デプレッション形
ＦＥＴはほぼチャネル２５上に配置されたゲート電極２
６によって制御される。ドレイン端子Ｄはゲート端子Ｇ
に接続されている。ソース領域２３はソース端子Ｓを含
んでいる。ｐドーピングされたウエル２２は基板端子Ｓ
ｕｂを持っている。この基板端子を介してウエル２２に
印加された電圧によって、デプレッション形ＦＥＴのカ
ットオフ電圧はゲート電圧に無関係に調節することがで
きる。
【００１２】本発明は、僅かに変形するだけで、コンデ
ンサの第２の端子１１が振動する電圧源の出力端に直接
接続される場合にも使用可能である。この場合には電流
源７および制御可能なスイッチ８は省略される。
ンサの第２の端子１１が振動する電圧源の出力端に直接
接続される場合にも使用可能である。この場合には電流
源７および制御可能なスイッチ８は省略される。
【図１】本発明による回路構成を示す接続図である。
【図２】基板端子を備えた自己絶縁技術によるデプレッ
ション形ＦＥＴを示す断面図である。
ション形ＦＥＴを示す断面図である。
１ パワーＭＯＳＦＥＴ ２ 負荷 ３、４ 端子 ５ デプレッション形ＦＥＴ ６ コンデンサ ７ 電流源 ８ 制御可能な第１のスイッチ ９ 入力端 １０ コンデンサの第１の端子 １１ コンデンサの第２の端子 １２ 第１のバイポーラトランジスタ １４ 電流源 １５ 制御可能な第２のスイッチ １６ 第２のバイポーラトランジスタ １７ 制御可能な第３のスイッチ １８ 入力端子 ２０ 強ｎ導電形半導体層 ２１ 弱ｎドーピングされた厚い層 ２２ ｐドーピングされたウエル ２３ ｎ導電形ソース領域 ２４ ｎ導電形ドレイン領域 ２５ ｎ導電形チャネル ２６ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イエネ チハニ ドイツ連邦共和国 80689 ミユンヘン ハルテルシユトラーセ ６
Claims (5)
- 【請求項１】 直列に接続された２つのダイオードを有
するポンピング回路を備え、その２つのダイオードの接
続点にコンデンサ（６）の第１の端子（１０）が接続さ
れ、コンデンサ（６）の第２の端子（１１）には振動電
圧が印加され、第２のダイオードがパワーＭＯＳＦＥＴ
（１）のゲート端子（Ｇ）に接続されるソース側負荷を
備えたパワーＭＯＳＦＥＴの駆動回路において、第２の
ダイオードはダイオードとして接続されたデプレッショ
ン形ＦＥＴ（５）であり、そのデプレッション形ＦＥＴ
（５）はコンデンサ（６）の第２の端子（１１）に接続
された基板端子（Ｓｕｂ）を有することを特徴するパワ
ーＭＯＳＦＥＴの駆動回路。 - 【請求項２】 コンデンサ（６）の第２の端子（１１）
は第１の電流源（７）と制御可能な第１のスイッチ
（８）とから構成された第１の直列回路の中間接続点に
接続され、第１の電流源（７）はパワーＭＯＳＦＥＴ
（１）のドレイン端子に接続され、制御可能な第１のス
イッチ（８）はアースに接続されていることを特徴とす
る請求項１記載の駆動回路。 - 【請求項３】 第１のダイオードは第１のバイポーラト
ランジスタ（１２）のベース−エミッタ区間であり、こ
の第１のバイポーラトランジスタ（１２）のベース端子
は第２の電流源（１４）と制御可能な第２のスイッチ
（１５）とから構成された第２の直列回路の中間接続点
に接続され、第２の電流源（１４）はパワーＭＯＳＦＥ
Ｔ（１）のドレイン端子に接続され、制御可能な第２の
スイッチ（１５）はアースに接続されていることを特徴
とする請求項２記載の駆動回路。 - 【請求項４】 第２のバイポーラトランジスタ（１６）
と制御可能な第３のスイッチ（１７）とから成る直列回
路が設けられ、この直列回路の中間接続点はパワーＭＯ
ＳＦＥＴ（１）のゲート端子に接続され、第１のバイポ
ーラトランジスタ（１２）のベース端子と第２のバイポ
ーラトランジスタ（１６）のベース端子とは互いに接続
されていることを特徴とする請求項１ないし３の１つに
記載の駆動回路。 - 【請求項５】 制御可能な第２および第３のスイッチ
（１５、１７）はＭＯＳＦＥＴであり、これらのＭＯＳ
ＦＥＴのゲート端子は互いに接続され、かつ制御電圧に
接続されることを特徴とする請求項１ないし４の１つに
記載の駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4225754 | 1992-08-04 | ||
| DE4225754.9 | 1992-08-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177733A true JPH06177733A (ja) | 1994-06-24 |
Family
ID=6464812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5206954A Pending JPH06177733A (ja) | 1992-08-04 | 1993-07-30 | パワーｍｏｓｆｅｔの駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5371418A (ja) |
| EP (1) | EP0582125B1 (ja) |
| JP (1) | JPH06177733A (ja) |
| DE (1) | DE59308057D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE59301809D1 (de) * | 1992-05-07 | 1996-04-11 | Siemens Nixdorf Inf Syst | Schaltungsanordnung zum ansteuern eines mos-feldeffekttransistors |
| EP0627807B1 (en) * | 1993-05-27 | 1998-08-12 | Fujitsu Limited | Power line connection circuit and power line switch IC for the same |
| US5467047A (en) * | 1994-07-15 | 1995-11-14 | Motorola, Inc. | Power transistor rapid turn off circuit for saving power |
| US5592117A (en) * | 1995-04-11 | 1997-01-07 | International Rectifier Corporation | Integrated MOSgated power semiconductor device with high negative clamp voltage and fail safe operation |
| DE19613958C2 (de) * | 1995-04-11 | 2001-04-26 | Int Rectifier Corp | Spannungsseitiger Schalterkreis |
| US5672992A (en) * | 1995-04-11 | 1997-09-30 | International Rectifier Corporation | Charge pump circuit for high side switch |
| EP0757512B1 (en) * | 1995-07-31 | 2001-11-14 | STMicroelectronics S.r.l. | Driving circuit, MOS transistor using the same and corresponding applications |
| DE19609121C1 (de) * | 1996-03-08 | 1997-02-27 | Siemens Ag | Schaltungsanordnung zum Ansteuern eines Feldeffekttransistors mit sourceseitiger Last |
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| US6975146B1 (en) | 2004-01-02 | 2005-12-13 | Sauer-Danfoss Inc. | High side NFET gate driving circuit |
| EP1755221B1 (en) * | 2005-08-17 | 2009-12-09 | Infineon Technologies AG | Method and driver circuit for controlling a power MOS transistor |
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