JPH06252727A - Ｍｏｓ半導体素子の制御回路 - Google Patents
Ｍｏｓ半導体素子の制御回路Info
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- JPH06252727A JPH06252727A JP6031915A JP3191594A JPH06252727A JP H06252727 A JPH06252727 A JP H06252727A JP 6031915 A JP6031915 A JP 6031915A JP 3191594 A JP3191594 A JP 3191594A JP H06252727 A JPH06252727 A JP H06252727A
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- 239000004020 conductor Substances 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
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- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
-
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- H03—ELECTRONIC CIRCUITRY
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
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- H03—ELECTRONIC CIRCUITRY
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- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0063—High side switches, i.e. the higher potential [DC] or life wire [AC] being directly connected to the switch and not via the load
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Abstract
(57)【要約】
【目的】 ソース側に負荷を有するＭＯＳ半導体素子の
制御回路を、１つの固定電位に関係付けられた信号によ
る制御が大きな費用なしに可能であるように構成する。 【構成】 浮動電位を有する電圧源１６を第１の制御可
能なスイッチ７を介してＭＯＳ半導体素子１のゲート端
子とソース端子との間に接続し、第１の制御可能なスイ
ッチ７を第２の制御可能なスイッチ８により、固定電位
に関係付けられている１つの入力電圧により制御し、第
２の制御可能なスイッチ８はその出力電圧が常に供給電
圧源の電位内にあるように構成する。
制御回路を、１つの固定電位に関係付けられた信号によ
る制御が大きな費用なしに可能であるように構成する。 【構成】 浮動電位を有する電圧源１６を第１の制御可
能なスイッチ７を介してＭＯＳ半導体素子１のゲート端
子とソース端子との間に接続し、第１の制御可能なスイ
ッチ７を第２の制御可能なスイッチ８により、固定電位
に関係付けられている１つの入力電圧により制御し、第
２の制御可能なスイッチ８はその出力電圧が常に供給電
圧源の電位内にあるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ソース側に負荷を直列
に接続されているＭＯＳ半導体素子の制御回路に関す
る。
に接続されているＭＯＳ半導体素子の制御回路に関す
る。
【０００２】
【従来の技術】ソース側に負荷を直列に接続されたＭＯ
Ｓ半導体素子と、浮動電位にある電圧源を有し、その第
１の端子が第１の制御可能なスイッチを介してＭＯＳ半
導体素子のゲート端子と接続されており、またその第２
の端子がＭＯＳ半導体素子のソース端子と接続されてい
るＭＯＳ半導体素子の制御回路は公知であり、たとえば
ヨーロッパ特許第 0268932B2号明細書に記載されてい
る。
Ｓ半導体素子と、浮動電位にある電圧源を有し、その第
１の端子が第１の制御可能なスイッチを介してＭＯＳ半
導体素子のゲート端子と接続されており、またその第２
の端子がＭＯＳ半導体素子のソース端子と接続されてい
るＭＯＳ半導体素子の制御回路は公知であり、たとえば
ヨーロッパ特許第 0268932B2号明細書に記載されてい
る。
【０００３】ソース側に負荷を有する半導体素子は、ド
レイン電圧よりも高い電圧により導通状態に制御されな
ければならない。このことは、ＭＯＳ半導体素子のスイ
ッチオン過程の進行中のソース電位の上昇に相応して電
位が上昇する浮動電位にある電圧源により可能である。
浮動電位にあるこのような電圧源はたとえば変圧式、圧
電式または光電式結合により得ることができる。浮動電
位にある電圧源を、ＭＯＳ半導体素子の遮断状態でダイ
オードを介して接地電位に関係付けられた電圧源により
充電されるブートストラップコンデンサにより実現する
ことも可能である。その場合、このような制御回路がマ
イクロコンピュータコンパチブルに構成されるべきであ
れば、回路技術的な問題が生ずる。これらの問題は、マ
イクロコンピュータから供給される信号が一般に１つの
固定電位、特に接地電位に関係付けられていることによ
り生ずる。従って、このような制御信号はＭＯＳ半導体
素子に通常同じく変圧器、圧電変換器または光電結合器
を介して供給される。
レイン電圧よりも高い電圧により導通状態に制御されな
ければならない。このことは、ＭＯＳ半導体素子のスイ
ッチオン過程の進行中のソース電位の上昇に相応して電
位が上昇する浮動電位にある電圧源により可能である。
浮動電位にあるこのような電圧源はたとえば変圧式、圧
電式または光電式結合により得ることができる。浮動電
位にある電圧源を、ＭＯＳ半導体素子の遮断状態でダイ
オードを介して接地電位に関係付けられた電圧源により
充電されるブートストラップコンデンサにより実現する
ことも可能である。その場合、このような制御回路がマ
イクロコンピュータコンパチブルに構成されるべきであ
れば、回路技術的な問題が生ずる。これらの問題は、マ
イクロコンピュータから供給される信号が一般に１つの
固定電位、特に接地電位に関係付けられていることによ
り生ずる。従って、このような制御信号はＭＯＳ半導体
素子に通常同じく変圧器、圧電変換器または光電結合器
を介して供給される。
【０００４】
【発明が解決しようとする課題】本発明の課題は、冒頭
に記載した種類の制御回路を、１つの固定電位に関係付
けられた信号による制御が大きな費用なしに可能である
ように構成することである。
に記載した種類の制御回路を、１つの固定電位に関係付
けられた信号による制御が大きな費用なしに可能である
ように構成することである。
【０００５】
【課題を解決するための手段】上述の課題を解決するた
め、本発明によれば、ソース側に負荷を直列に接続され
ているＭＯＳ半導体素子と、浮動電位にある電圧源とを
有し、その第１の端子が第１のスイッチを介してＭＯＳ
半導体素子のゲート端子と接続され、第２の端子がＭＯ
Ｓ半導体素子のソース端子と接続されているＭＯＳ半導
体素子の制御回路において、ａ）入力信号により制御可
能な第２のスイッチが設けられており、その第１の負荷
端子が１つの固定電位にある導線と接続されており、第
２の負荷端子が入力信号に関係して第１の電位から第２
の電位へ切換えられ、ｂ）第１および第２の電位が電圧
源の両端子の電位の間にあり、ｃ）入力信号が与えられ
ているときに、第１の制御可能な半導体スイッチが導通
状態に制御されるように、第１および第２の電位が第１
の制御可能な半導体スイッチの制御入力端に与えられ
る。
め、本発明によれば、ソース側に負荷を直列に接続され
ているＭＯＳ半導体素子と、浮動電位にある電圧源とを
有し、その第１の端子が第１のスイッチを介してＭＯＳ
半導体素子のゲート端子と接続され、第２の端子がＭＯ
Ｓ半導体素子のソース端子と接続されているＭＯＳ半導
体素子の制御回路において、ａ）入力信号により制御可
能な第２のスイッチが設けられており、その第１の負荷
端子が１つの固定電位にある導線と接続されており、第
２の負荷端子が入力信号に関係して第１の電位から第２
の電位へ切換えられ、ｂ）第１および第２の電位が電圧
源の両端子の電位の間にあり、ｃ）入力信号が与えられ
ているときに、第１の制御可能な半導体スイッチが導通
状態に制御されるように、第１および第２の電位が第１
の制御可能な半導体スイッチの制御入力端に与えられ
る。
【０００６】本発明の他の構成は請求項２以下に記載さ
れている。
れている。
【０００７】
【実施例】以下に図１および図２に示す２つの実施例に
より本発明を一層詳細に説明する。
より本発明を一層詳細に説明する。
【０００８】図１による制御回路は、ソース側に負荷２
を直列に接続されているＭＯＳ半導体素子１を含んでい
る。ＭＯＳ半導体素子１はＭＯＳＦＥＴ又はＩＧＢＴで
あってよい。この直列回路は２つの端子３、４を介して
固定電位、ここでは接地電位に関係付けられている１つ
の電圧に接続されている。ＭＯＳ半導体素子１のゲート
端子およびソース端子は第１の制御可能なスイッチ７の
２つの出力端子１４、１５と接続されている。制御可能
なスイッチ７は、浮動電位にある電圧源１６の端子５、
６と接続されている２つの入力端子１１、１２を有す
る。
を直列に接続されているＭＯＳ半導体素子１を含んでい
る。ＭＯＳ半導体素子１はＭＯＳＦＥＴ又はＩＧＢＴで
あってよい。この直列回路は２つの端子３、４を介して
固定電位、ここでは接地電位に関係付けられている１つ
の電圧に接続されている。ＭＯＳ半導体素子１のゲート
端子およびソース端子は第１の制御可能なスイッチ７の
２つの出力端子１４、１５と接続されている。制御可能
なスイッチ７は、浮動電位にある電圧源１６の端子５、
６と接続されている２つの入力端子１１、１２を有す
る。
【０００９】制御可能なスイッチ７は、第２の制御可能
なスイッチ８を介して駆動される制御入力端１９を有す
る。この制御可能なスイッチ（実施例ではＭＯＳＦＥ
Ｔ）は端子９、１０に与えられる入力信号を介して導通
状態に制御される。端子１０、従ってまたＭＯＳＦＥＴ
８のソース端子および端子４に通ずる導線１７は固定電
位、実施例では接地電位にある。
なスイッチ８を介して駆動される制御入力端１９を有す
る。この制御可能なスイッチ（実施例ではＭＯＳＦＥ
Ｔ）は端子９、１０に与えられる入力信号を介して導通
状態に制御される。端子１０、従ってまたＭＯＳＦＥＴ
８のソース端子および端子４に通ずる導線１７は固定電
位、実施例では接地電位にある。
【００１０】一般的な作用は下記のとおりである。端子
９、１０に接続されており接地電位に関係付けられてい
る入力信号がＭＯＳＦＥＴ８を導通状態に制御し、また
ＭＯＳＦＥＴ８を通って流れる電流がそのドレイン電位
に無関係にスイッチ７を導通状態に制御する。次いで電
圧源１６がＭＯＳ半導体素子１のゲート‐ソース間キャ
パシタンスを充電し、それによりＭＯＳ半導体素子が導
通し始める。ＭＯＳ半導体素子１の上昇するソース電位
ＶS に制御入力端１９における電位が追随し、それによ
りスイッチ７、従ってまたＭＯＳ半導体素子１は、後で
詳細に説明されるように、導通状態にとどまる。
９、１０に接続されており接地電位に関係付けられてい
る入力信号がＭＯＳＦＥＴ８を導通状態に制御し、また
ＭＯＳＦＥＴ８を通って流れる電流がそのドレイン電位
に無関係にスイッチ７を導通状態に制御する。次いで電
圧源１６がＭＯＳ半導体素子１のゲート‐ソース間キャ
パシタンスを充電し、それによりＭＯＳ半導体素子が導
通し始める。ＭＯＳ半導体素子１の上昇するソース電位
ＶS に制御入力端１９における電位が追随し、それによ
りスイッチ７、従ってまたＭＯＳ半導体素子１は、後で
詳細に説明されるように、導通状態にとどまる。
【００１１】第１の制御可能なスイッチ７は第１のＭＯ
ＳＦＥＴ２０を含んでおり、そのドレイン端子は電圧源
１６の第１の端子５と、またそのソース端子はＭＯＳ半
導体素子１のゲート端子と接続されている。ＭＯＳＦＥ
Ｔ２０のゲート端子およびドレイン端子は抵抗２１を介
して互いに接続されている。端子５、６または１１、１
２の間に電流源２２およびダイオード２３から成る直列
回路が位置している。ダイオード２３の陽極端子は第２
の端子６と接続されている。ＭＯＳＦＥＴ２０のゲート
端子はさらに第２のＭＯＳＦＥＴ２４のドレイン‐ソー
ス路を介して第２の端子１２と接続されている。ＭＯＳ
ＦＥＴ２４のゲート端子は電流源２２とダイオード２３
との間の節点２５と、またさらに制御可能なスイッチ７
の制御入力端１９と接続されている。ＭＯＳＦＥＴ１の
ゲート端子とソース端子との間にＭＯＳＦＥＴ２７のド
レイン‐ソース路が接続されており、そのゲート端子は
節点２５と接続されている。
ＳＦＥＴ２０を含んでおり、そのドレイン端子は電圧源
１６の第１の端子５と、またそのソース端子はＭＯＳ半
導体素子１のゲート端子と接続されている。ＭＯＳＦＥ
Ｔ２０のゲート端子およびドレイン端子は抵抗２１を介
して互いに接続されている。端子５、６または１１、１
２の間に電流源２２およびダイオード２３から成る直列
回路が位置している。ダイオード２３の陽極端子は第２
の端子６と接続されている。ＭＯＳＦＥＴ２０のゲート
端子はさらに第２のＭＯＳＦＥＴ２４のドレイン‐ソー
ス路を介して第２の端子１２と接続されている。ＭＯＳ
ＦＥＴ２４のゲート端子は電流源２２とダイオード２３
との間の節点２５と、またさらに制御可能なスイッチ７
の制御入力端１９と接続されている。ＭＯＳＦＥＴ１の
ゲート端子とソース端子との間にＭＯＳＦＥＴ２７のド
レイン‐ソース路が接続されており、そのゲート端子は
節点２５と接続されている。
【００１２】端子９、１０に入力信号が与えられていな
いときにはＭＯＳＦＥＴ８は遮断されており、またディ
プリーション形のＭＯＳＦＥＴにより形成された電流源
２２が節点２５を端子５における電位ＶB に等しい電位
に高める。電位ＶB はソース電位ＶS よりも高いので、
ＭＯＳＦＥＴ２４は導通している。従って、ＭＯＳＦＥ
Ｔ２０のゲート端子には、ＭＯＳＦＥＴ２４の順方向電
圧降下を加えた電位ＶS が、またソース端子には、節点
２５における電位により導通状態に制御されるＭＯＳＦ
ＥＴ２４の順方向電圧降下を加えた電位ＶS が与えられ
ている。従ってＭＯＳＦＥＴ２０は遮断されている。半
導体素子１は同じく遮断されている。なぜならば、その
ゲートがスイッチオンされたＭＯＳＦＥＴ２７を介して
電位ＶSと接続されているからである。
いときにはＭＯＳＦＥＴ８は遮断されており、またディ
プリーション形のＭＯＳＦＥＴにより形成された電流源
２２が節点２５を端子５における電位ＶB に等しい電位
に高める。電位ＶB はソース電位ＶS よりも高いので、
ＭＯＳＦＥＴ２４は導通している。従って、ＭＯＳＦＥ
Ｔ２０のゲート端子には、ＭＯＳＦＥＴ２４の順方向電
圧降下を加えた電位ＶS が、またソース端子には、節点
２５における電位により導通状態に制御されるＭＯＳＦ
ＥＴ２４の順方向電圧降下を加えた電位ＶS が与えられ
ている。従ってＭＯＳＦＥＴ２０は遮断されている。半
導体素子１は同じく遮断されている。なぜならば、その
ゲートがスイッチオンされたＭＯＳＦＥＴ２７を介して
電位ＶSと接続されているからである。
【００１３】端子９、１０に入力信号が与えられると、
ＭＯＳＦＥＴ８が導通状態に制御される。ＭＯＳＦＥＴ
８は、入力信号によりその特性曲線の水平範囲内で作動
するように構成されている。こうしてＭＯＳＦＥＴ８は
電流源として動作する。ＭＯＳＦＥＴ８が導通状態に制
御されると、電流が端子５から電流源２２を経てＭＯＳ
ＦＥＴ８を通り接地点へ向かって流れる。回路は、ＭＯ
ＳＦＥＴ８がスイッチオンされた状態で電流源２２より
も多くの電流を流し得るように構成されている。それに
よって節点２５にはダイオード２３の順方向電圧降下を
差し引いた半導体素子１のソース電位ＶS が与えられて
いる。それによってＭＯＳＦＥＴ２４が遮断され、抵抗
２１が無電流になり、またＭＯＳＦＥＴ２０のゲートに
は電位ＶB が与えられている。ＭＯＳＦＥＴ２０のソー
ス端子にはなおソース電位ＶS が与えられているので、
ＭＯＳＦＥＴ２０は導通状態に制御され、またＭＯＳ半
導体素子１が導通し始める。それによってそのソース電
位が上昇する。節点２５および端子５における電位がソ
ース電位ＶS に追随し、それによりＭＯＳＦＥＴ２０は
導通状態にとどまり、従ってまたＭＯＳ半導体素子１は
完全に導通状態に制御される。
ＭＯＳＦＥＴ８が導通状態に制御される。ＭＯＳＦＥＴ
８は、入力信号によりその特性曲線の水平範囲内で作動
するように構成されている。こうしてＭＯＳＦＥＴ８は
電流源として動作する。ＭＯＳＦＥＴ８が導通状態に制
御されると、電流が端子５から電流源２２を経てＭＯＳ
ＦＥＴ８を通り接地点へ向かって流れる。回路は、ＭＯ
ＳＦＥＴ８がスイッチオンされた状態で電流源２２より
も多くの電流を流し得るように構成されている。それに
よって節点２５にはダイオード２３の順方向電圧降下を
差し引いた半導体素子１のソース電位ＶS が与えられて
いる。それによってＭＯＳＦＥＴ２４が遮断され、抵抗
２１が無電流になり、またＭＯＳＦＥＴ２０のゲートに
は電位ＶB が与えられている。ＭＯＳＦＥＴ２０のソー
ス端子にはなおソース電位ＶS が与えられているので、
ＭＯＳＦＥＴ２０は導通状態に制御され、またＭＯＳ半
導体素子１が導通し始める。それによってそのソース電
位が上昇する。節点２５および端子５における電位がソ
ース電位ＶS に追随し、それによりＭＯＳＦＥＴ２０は
導通状態にとどまり、従ってまたＭＯＳ半導体素子１は
完全に導通状態に制御される。
【００１４】ＭＯＳＦＥＴ２７は公知の仕方でＭＯＳＦ
ＥＴ１を迅速にスイッチオフする役割をする。それはＭ
ＯＳＦＥＴ８の遮断状態で導通状態にあり、それによっ
てＭＯＳＦＥＴ１が確実に遮断される。ＭＯＳＦＥＴ８
の導通状態ではＭＯＳＦＥＴ２７が遮断され、またＭＯ
Ｓ半導体素子が導通を開始し得る。
ＥＴ１を迅速にスイッチオフする役割をする。それはＭ
ＯＳＦＥＴ８の遮断状態で導通状態にあり、それによっ
てＭＯＳＦＥＴ１が確実に遮断される。ＭＯＳＦＥＴ８
の導通状態ではＭＯＳＦＥＴ２７が遮断され、またＭＯ
Ｓ半導体素子が導通を開始し得る。
【００１５】浮動電位にある電圧源は公知である。それ
はたとえば端子５と６との間に接続されており外部電圧
源を介して充電されるブートストラップ‐コンデンサに
より構成され得る。
はたとえば端子５と６との間に接続されており外部電圧
源を介して充電されるブートストラップ‐コンデンサに
より構成され得る。
【００１６】図１について説明されたように、節点２５
における電位はＶB とほぼＶS との間を移動する。この
大きい電圧変化は集積回路のなかで望ましくない寄生的
作用を生じ得る。これは図２による回路により防止され
る。
における電位はＶB とほぼＶS との間を移動する。この
大きい電圧変化は集積回路のなかで望ましくない寄生的
作用を生じ得る。これは図２による回路により防止され
る。
【００１７】図２による制御回路は図１による制御回路
と第１の制御可能なスイッチ７の構成が相違している。
制御可能なスイッチはＭＯＳＦＥＴ２０および２４およ
び抵抗２１のほかに抵抗３１およびダイオード３０から
成る直列回路を含んでいる。この直列回路は端子５と６
との間に接続されている。さらに端子５と６との間には
バイポーラトランジスタ３２および電流源３３から成る
直列回路および電流源３４およびＭＯＳＦＥＴ３５から
成る直列回路が接続されている。抵抗３１、バイポーラ
トランジスタ３２のエミッタ端子および電流源３４は端
子５に接続されている。ダイオード３０と抵抗３１との
間の節点３６はバイポーラトランジスタ３２のベース端
子と接続されている。バイポーラトランジスタ３２のコ
レクタ端子はＭＯＳＦＥＴ３５のゲート端子と接続され
ている。図１による回路に対し図２による回路の作用の
本質的な相違点は、節点３６における電位がＶB とＶB
からバイポーラトランジスタ３２のエミッタ‐ベース間
電流路の順方向電圧降下を差し引いた電圧との間でのみ
スイッチングされることにある。それによって制御回路
は集積された形態で、各集積ＣＭＯＳ回路のなかに存在
している寄生的バイポーラ構造のスイッチオンが回避さ
れるように構成され得る。
と第１の制御可能なスイッチ７の構成が相違している。
制御可能なスイッチはＭＯＳＦＥＴ２０および２４およ
び抵抗２１のほかに抵抗３１およびダイオード３０から
成る直列回路を含んでいる。この直列回路は端子５と６
との間に接続されている。さらに端子５と６との間には
バイポーラトランジスタ３２および電流源３３から成る
直列回路および電流源３４およびＭＯＳＦＥＴ３５から
成る直列回路が接続されている。抵抗３１、バイポーラ
トランジスタ３２のエミッタ端子および電流源３４は端
子５に接続されている。ダイオード３０と抵抗３１との
間の節点３６はバイポーラトランジスタ３２のベース端
子と接続されている。バイポーラトランジスタ３２のコ
レクタ端子はＭＯＳＦＥＴ３５のゲート端子と接続され
ている。図１による回路に対し図２による回路の作用の
本質的な相違点は、節点３６における電位がＶB とＶB
からバイポーラトランジスタ３２のエミッタ‐ベース間
電流路の順方向電圧降下を差し引いた電圧との間でのみ
スイッチングされることにある。それによって制御回路
は集積された形態で、各集積ＣＭＯＳ回路のなかに存在
している寄生的バイポーラ構造のスイッチオンが回避さ
れるように構成され得る。
【００１８】ＭＯＳＦＥＴ８はここでも図１の列におけ
るように制御可能な電流源として構成されている。端子
９および１０に入力信号が与えられていなければ、ＭＯ
ＳＦＥＴ８は遮断されており、従って抵抗３１を通って
電流が流れ得ず、その電圧降下は零である。バイポーラ
トランジスタ３２もそれによって遮断されており、従っ
てそのコレクタを通って電流が流れない。電流源として
接続されているディプリーション形のＭＯＳＦＥＴ３３
はそれによりＭＯＳＦＥＴ３５のゲートにおける電位を
ＶS に引き寄せする。従ってＭＯＳＦＥＴ３５は遮断さ
れており、また電流源３４はＭＯＳＦＥＴ２４のゲート
における電位をＶB に引き寄せする。それにより図１に
よる回路と同一の作用が生ずる。すなわちＭＯＳＦＥＴ
２０が遮断され、ＭＯＳＦＥＴ２７が導通状態になる。
半導体素子１はそれによってスイッチオフされている。
いま端子９と１０との間に入力信号が与えられると、Ｍ
ＯＳＦＥＴ８がスイッチオンされ、抵抗３１を通って電
流が流れる。これは電位ＶS の高さと無関係に行われ
る。それに生ずべき電圧降下はバイポーラトランジスタ
３２を、ＭＯＳＦＥＴ３５のゲートにおける電位がＶB
にスイッチングされるように制御する。こうしてＭＯＳ
ＦＥＴ３５がスイッチオンされており、そのドレイン端
子はＶS にＭＯＳＦＥＴ３５の小さくなければならない
順方向電圧降下を加えた電圧にある。ＭＯＳＦＥＴ２４
および２７はそれにより遮断されている。そこでＭＯＳ
ＦＥＴ２０が導通状態になる。なぜならば、抵抗２１が
無電流であり、こうしてＭＯＳＦＥＴ２０のゲート電位
がそのドレイン電位にあるからである。半導体素子１は
こうして導通状態に制御され得る。
るように制御可能な電流源として構成されている。端子
９および１０に入力信号が与えられていなければ、ＭＯ
ＳＦＥＴ８は遮断されており、従って抵抗３１を通って
電流が流れ得ず、その電圧降下は零である。バイポーラ
トランジスタ３２もそれによって遮断されており、従っ
てそのコレクタを通って電流が流れない。電流源として
接続されているディプリーション形のＭＯＳＦＥＴ３３
はそれによりＭＯＳＦＥＴ３５のゲートにおける電位を
ＶS に引き寄せする。従ってＭＯＳＦＥＴ３５は遮断さ
れており、また電流源３４はＭＯＳＦＥＴ２４のゲート
における電位をＶB に引き寄せする。それにより図１に
よる回路と同一の作用が生ずる。すなわちＭＯＳＦＥＴ
２０が遮断され、ＭＯＳＦＥＴ２７が導通状態になる。
半導体素子１はそれによってスイッチオフされている。
いま端子９と１０との間に入力信号が与えられると、Ｍ
ＯＳＦＥＴ８がスイッチオンされ、抵抗３１を通って電
流が流れる。これは電位ＶS の高さと無関係に行われ
る。それに生ずべき電圧降下はバイポーラトランジスタ
３２を、ＭＯＳＦＥＴ３５のゲートにおける電位がＶB
にスイッチングされるように制御する。こうしてＭＯＳ
ＦＥＴ３５がスイッチオンされており、そのドレイン端
子はＶS にＭＯＳＦＥＴ３５の小さくなければならない
順方向電圧降下を加えた電圧にある。ＭＯＳＦＥＴ２４
および２７はそれにより遮断されている。そこでＭＯＳ
ＦＥＴ２０が導通状態になる。なぜならば、抵抗２１が
無電流であり、こうしてＭＯＳＦＥＴ２０のゲート電位
がそのドレイン電位にあるからである。半導体素子１は
こうして導通状態に制御され得る。
【図１】本発明の第１の実施例の接続図である。
【図２】本発明の第２の実施例の接続図である。
１ ＭＯＳ半導体素子 ２ 負荷 ５ 第１の端子 ６ 第２の端子 ７ 第１制御可能なスイッチ ８ 第２制御可能なスイッチ １６ 浮動電位にある電圧源 ２２、３０、３４ 電流源 ２７ 固定電位にある導線 ３２ バイポーラトランジスタ
Claims (6)
- 【請求項１】 ソース側に負荷（２）を直列に接続され
ているＭＯＳ半導体素子（１）と、浮動電位にある電圧
源（１６）とを有し、その第１の端子（５）が第１のス
イッチ（７）を介してＭＯＳ半導体素子（１）のゲート
端子と接続され、第２の端子（６）がＭＯＳ半導体素子
（１）のソース端子と接続されているＭＯＳ半導体素子
の制御回路において、 ａ）入力信号（ＩＮ）により制御可能な第２のスイッチ
（８）が設けられており、その第１の負荷端子が１つの
固定電位にある導線（１７）と接続されており、第２の
負荷端子が入力信号に関係して第１の電位から第２の電
位へ切換えられ、 ｂ）第１および第２の電位が電圧源（１６）の両端子
（５、６）の電位（ＶB 、ＶS ）の間にあり、 ｃ）入力信号が与えられているときに、第１の制御可能
な半導体スイッチ（７）が導通状態に制御されるよう
に、第１および第２の電位が第１の制御可能な半導体ス
イッチ（７）の制御入力端に与えられる ことを特徴とするＭＯＳ半導体素子の制御回路。 - 【請求項２】 第１の制御可能な半導体スイッチ（７）
が、 ａ）電圧源（１６）の第１の端子（５）と第１のＭＯＳ
ＦＥＴ（２０）のドレイン端子が接続されており、その
ソース端子がＭＯＳ半導体素子（１）のゲート端子と接
続されており、 ｂ）電圧源（１６）の第１の端子（５）と第２の端子
（６）との間に電流源（２２）およびダイオード（２
３）から成る直列回路が接続されており、 ｃ）第１のＭＯＳＦＥＴ（２０）のゲート端子が抵抗
（２１）を介してそのドレイン端子および電流源（２
２）の１つの端子と接続されており、 ｄ）第１のＭＯＳＦＥＴ（２０）のゲート端子が第２の
ＭＯＳＦＥＴ（２４）を介して電圧源の第２の端子
（６）と接続されており、 ｅ）第２のＭＯＳＦＥＴ（２４）のゲート端子が第２の
制御可能な半導体スイッチ（８）の第２の負荷端子と、
電流源（２２）とダイオード（２３）との間の節点（２
５）とに接続されているように構成されていることを特
徴とする請求項１記載の制御回路。 - 【請求項３】 第２の制御可能な半導体スイッチ（８）
がＭＯＳＦＥＴであり、導通状態で電流源として作用す
るように構成されていることを特徴とする請求項２記載
の制御回路。 - 【請求項４】 ＭＯＳ半導体素子（１）のゲート端子と
ソース端子との間に第３のＭＯＳＦＥＴ（２７）のソー
ス‐ドレイン路が接続されており、第３のＭＯＳＦＥＴ
（２７）のゲート端子が第２のＭＯＳＦＥＴ（２４）の
ゲート端子と接続されていることを特徴とする請求項１
ないし３の１つに記載の制御回路。 - 【請求項５】 第１の制御可能な半導体スイッチ（７）
が、 ａ）電圧源（１６）の第１の端子（５）と第１のＭＯＳ
ＦＥＴ（２０）のドレイン端子が接続されており、その
ソース端子がＭＯＳ半導体素子（１）のゲート端子と接
続されており、 ｂ）第１のＭＯＳＦＥＴ（２０）のゲート端子が第２の
ＭＯＳＦＥＴ（２４）を介して第２の端子と接続されて
おり、 ｃ）電圧源（１６）の第１の端子（５）と第２の端子
（６）との間に抵抗（３１）およびダイオード（３０）
から成る直列回路が接続されており、抵抗（３１）は第
１の端子（５）と接続されており、 ｄ）電圧源（１６）の第１の端子（５）と第２の端子
（６）との間にバイポーラトランジスタ（３２）および
電流源（３０）から成る直列回路が接続されており、バ
イポーラトランジスタ（３２）のエミッタは第１の端子
（５）と接続されており、 ｅ）第１の端子（５）と第２の端子（６）との間に電流
源（３４）および第３のＭＯＳＦＥＴ（３５）から成る
直列回路が接続されており、第２のＭＯＳＦＥＴのソー
ス端子が第２の端子（６）と接続されており、 ｆ）第２のＭＯＳＦＥＴ（２４）のゲート端子が第３の
ＭＯＳＦＥＴ（３５）のドレイン端子と、第３のＭＯＳ
ＦＥＴ（３５）のゲート端子がバイポーラトランジスタ
（３２）のコレクタ端子と、またバイポーラトランジス
タ（３２）のベース端子がダイオード（３０）と抵抗
（３１）との間の節点（３６）と接続されており、 ｇ）抵抗（３１）とダイオード（３０）との間の節点
（３６）が第２の制御可能な半導体スイッチ（８）を介
して固定電位にある導線（１７）と接続されているよう
に構成されていることを特徴とする請求項１記載の制御
回路。 - 【請求項６】 第２の制御可能な半導体スイッチ（８）
が、導通状態で電流源として作用するように構成された
ＭＯＳＦＥＴであることを特徴とする請求項５記載の制
御回路。
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