JPH06180342A - Ｉｃ評価装置 - Google Patents
Ｉｃ評価装置Info
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- JPH06180342A JPH06180342A JP4352841A JP35284192A JPH06180342A JP H06180342 A JPH06180342 A JP H06180342A JP 4352841 A JP4352841 A JP 4352841A JP 35284192 A JP35284192 A JP 35284192A JP H06180342 A JPH06180342 A JP H06180342A
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- 238000011156 evaluation Methods 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】 フレキシビリティに優れ、高速動作可能なＩ
Ｃ評価装置を提供する。 【構成】 チャンバー内に評価用のＩＣを実装した複数
のテストボードを設置し、前記チャンバー内を所定の雰
囲気に設定して前記ＩＣの評価を行うＩＣ評価装置にお
いて、プログラミングが可能な論理デバイスであるＦＰ
ＧＡ９をタイミング設定部に設け、タイミング設定をソ
フトウェア的に行えるようにする。
Ｃ評価装置を提供する。 【構成】 チャンバー内に評価用のＩＣを実装した複数
のテストボードを設置し、前記チャンバー内を所定の雰
囲気に設定して前記ＩＣの評価を行うＩＣ評価装置にお
いて、プログラミングが可能な論理デバイスであるＦＰ
ＧＡ９をタイミング設定部に設け、タイミング設定をソ
フトウェア的に行えるようにする。
Description
【０００１】
【産業上の利用分野】本発明はＩＣのバーンインを行う
ためのＩＣ評価装置に係り、特に、ピンアサインや印加
タイミングを任意に設定できるようにしたＩＣ評価装置
に関するものである。
ためのＩＣ評価装置に係り、特に、ピンアサインや印加
タイミングを任意に設定できるようにしたＩＣ評価装置
に関するものである。
【０００２】
【従来の技術】ＩＣ（半導体集積回路）の評価の１つに
バーンインがある。このバーンインは、パッケージ化さ
れたＩＣ（特に、メモリ、ロジックＩＣ）を高温及び低
温（冷凍器及びヒータを用いて行う）の雰囲気のもとで
信号及び電源電圧を印加して実動作をさせ、初期不良を
加速させることを目的として行われる。このバーンイン
は、ＬＣ、ＬＳＩテスタの前の工程において行われる。
このバーンインのための装置はバーンイン装置と呼ばれ
るが、これはＩＣ評価装置の１つである。
バーンインがある。このバーンインは、パッケージ化さ
れたＩＣ（特に、メモリ、ロジックＩＣ）を高温及び低
温（冷凍器及びヒータを用いて行う）の雰囲気のもとで
信号及び電源電圧を印加して実動作をさせ、初期不良を
加速させることを目的として行われる。このバーンイン
は、ＬＣ、ＬＳＩテスタの前の工程において行われる。
このバーンインのための装置はバーンイン装置と呼ばれ
るが、これはＩＣ評価装置の１つである。
【０００３】バーンイン装置について更に説明する。バ
ーンイン装置は電源電圧印加のみのスタティックな状態
での評価機能、実際の信号を印加するダイナミックな状
態での評価機能を備え、評価対象のＩＣを搭載するテス
トボード（ＤＵＴ）、この基板を収納するチャンバー、
冷凍機、ヒータ、ＣＰＵなどを主体とする制御部（チャ
ンバー内の温度制御、ＩＣへの信号印加制御などを含
む）、送風機、電源部などから成る。ＤＵＴは、複数枚
を１ゾーンとして扱い、１つのチャンバー内に複数のゾ
ーン分が装填される。
ーンイン装置は電源電圧印加のみのスタティックな状態
での評価機能、実際の信号を印加するダイナミックな状
態での評価機能を備え、評価対象のＩＣを搭載するテス
トボード（ＤＵＴ）、この基板を収納するチャンバー、
冷凍機、ヒータ、ＣＰＵなどを主体とする制御部（チャ
ンバー内の温度制御、ＩＣへの信号印加制御などを含
む）、送風機、電源部などから成る。ＤＵＴは、複数枚
を１ゾーンとして扱い、１つのチャンバー内に複数のゾ
ーン分が装填される。
【０００４】そして、上記制御部は、設定値などを入力
するキーボード、記憶装置、プリンタ、表示装置（ＣＲ
Ｔディスプレイなど）、パターンジェネレータ（Ｐ
Ｇ）、インターフェース回路（Ｉ／Ｏ）、ドライバ、電
源部などから構成されている。
するキーボード、記憶装置、プリンタ、表示装置（ＣＲ
Ｔディスプレイなど）、パターンジェネレータ（Ｐ
Ｇ）、インターフェース回路（Ｉ／Ｏ）、ドライバ、電
源部などから構成されている。
【０００５】図３は従来のＩＣ評価装置の制御部を示す
ブロック図である。
ブロック図である。
【０００６】ＰＧ１にはＤＵＴのピン状態に合わせてＰ
Ｇ出力を設定するためのタイミング設定部２が接続さ
れ、このタイミング設定部２にはインターフェース回路
３が接続され、このインターフェース回路３には複数枚
のＤＵＴ４（各１枚には複数個のＩＣが実装されてい
る）が接続されている。
Ｇ出力を設定するためのタイミング設定部２が接続さ
れ、このタイミング設定部２にはインターフェース回路
３が接続され、このインターフェース回路３には複数枚
のＤＵＴ４（各１枚には複数個のＩＣが実装されてい
る）が接続されている。
【０００７】ＰＧ１からはテストを行うためのパターン
信号が出力され、そのパターン信号の振り分けがタイミ
ング設定部２によって決められ、インターフェース回路
３を介してＤＵＴ４の各々に動作信号が与えられ、上記
したようにバーンインが行われる。
信号が出力され、そのパターン信号の振り分けがタイミ
ング設定部２によって決められ、インターフェース回路
３を介してＤＵＴ４の各々に動作信号が与えられ、上記
したようにバーンインが行われる。
【０００８】図４はタイミング設定部２の詳細を示すブ
ロック図である。
ロック図である。
【０００９】タイミング設定部２は、基準クロック発生
回路５、この基準クロック発生回路５から与えられる基
準クロックに基づいて動作するシーケンサ６、このシー
ケンサ６に接続されるタイミング回路７、及びタイミン
グ回路７の出力を選択して出力する接続部８から構成さ
れている。タイミング回路７は、複数のシフトレジスタ
あるいはカウンタＩＣを用いて構成され、接続部８は複
数のリレー、マルチプレクサなどの組み合わせからな
る。
回路５、この基準クロック発生回路５から与えられる基
準クロックに基づいて動作するシーケンサ６、このシー
ケンサ６に接続されるタイミング回路７、及びタイミン
グ回路７の出力を選択して出力する接続部８から構成さ
れている。タイミング回路７は、複数のシフトレジスタ
あるいはカウンタＩＣを用いて構成され、接続部８は複
数のリレー、マルチプレクサなどの組み合わせからな
る。
【００１０】シーケンサ６は基準クロック発生回路５の
基準クロックに従ったタイミング用のクロックをスター
ト指令に応じて発生する。このタイミング用クロックに
基づいてタイミング回路７は、複数の出力端子（出力Ａ
〜出力Ｄの４つ）のパターン信号に応じた信号を出力す
る。この出力信号は接続部８によって出力と出力の
２つに振り分けられ、ＤＵＴデバイスの「ＯＥバー」、
「ＣＳ」、「ＲＡＳ」、「アドレスｐｉｎ」などの端子
へ印加される。
基準クロックに従ったタイミング用のクロックをスター
ト指令に応じて発生する。このタイミング用クロックに
基づいてタイミング回路７は、複数の出力端子（出力Ａ
〜出力Ｄの４つ）のパターン信号に応じた信号を出力す
る。この出力信号は接続部８によって出力と出力の
２つに振り分けられ、ＤＵＴデバイスの「ＯＥバー」、
「ＣＳ」、「ＲＡＳ」、「アドレスｐｉｎ」などの端子
へ印加される。
【００１１】図５は接続部８の回路例を示すもので、タ
イミング回路７の出力端子の各々に２個のリレー接点
（出力Ａに対しては接点ＲＬ−１，ＲＬ−２、出力Ｂに
対しては接点ＲＬ−３，ＲＬ−４、出力Ｃに対してはＲ
Ｌ−５，ＲＬ−６、出力Ｄに対してはＲＬ−７，ＲＬ−
８）が接続されている。そして、接点ＲＬ−１、ＲＬ−
３、ＲＬ−５、及びＲＬ−７の出力側は共通接続されて
出力となり、同様に、接点ＲＬ−２、ＲＬ−４、ＲＬ
−６及びＲＬ−８の出力側も共通接続されて出力とな
っている。８個のリレーを適宜ＯＮ／ＯＦＦすること
で、出力または出力にはタイミング回路７の出力の
内の１つが送出される。
イミング回路７の出力端子の各々に２個のリレー接点
（出力Ａに対しては接点ＲＬ−１，ＲＬ−２、出力Ｂに
対しては接点ＲＬ−３，ＲＬ−４、出力Ｃに対してはＲ
Ｌ−５，ＲＬ−６、出力Ｄに対してはＲＬ−７，ＲＬ−
８）が接続されている。そして、接点ＲＬ−１、ＲＬ−
３、ＲＬ−５、及びＲＬ−７の出力側は共通接続されて
出力となり、同様に、接点ＲＬ−２、ＲＬ−４、ＲＬ
−６及びＲＬ−８の出力側も共通接続されて出力とな
っている。８個のリレーを適宜ＯＮ／ＯＦＦすること
で、出力または出力にはタイミング回路７の出力の
内の１つが送出される。
【００１２】
【発明が解決しようとする課題】しかし、上記した従来
技術にあっては、タイミング設定部の接続部にリレーな
どを用いているため、ＤＵＴの品種変更、ＤＵＴへの印
加信号の切り換え、印加タイミングの変更などへの対応
に制限があるほか、設置スペースを広くとるという問題
がある。
技術にあっては、タイミング設定部の接続部にリレーな
どを用いているため、ＤＵＴの品種変更、ＤＵＴへの印
加信号の切り換え、印加タイミングの変更などへの対応
に制限があるほか、設置スペースを広くとるという問題
がある。
【００１３】本発明の目的は、フレキシビリティに優
れ、高速動作の可能なタイミング変更を可能にするＩＣ
評価装置を提供することにある。
れ、高速動作の可能なタイミング変更を可能にするＩＣ
評価装置を提供することにある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明は、チャンバー内に評価用のＩＣを実装
した複数のテストボードを設置し、前記チャンバー内を
所定の雰囲気に設定して前記ＩＣの評価を行うＩＣ評価
装置において、プログラミングが可能な論理デバイスを
タイミング設定部に配設するようにしている。
めに、この発明は、チャンバー内に評価用のＩＣを実装
した複数のテストボードを設置し、前記チャンバー内を
所定の雰囲気に設定して前記ＩＣの評価を行うＩＣ評価
装置において、プログラミングが可能な論理デバイスを
タイミング設定部に配設するようにしている。
【００１５】上記論理デバイスには、フィールド・プロ
グラマブル・ゲート・アレイ（ＦＰＧＡ）を用いるのが
適している。
グラマブル・ゲート・アレイ（ＦＰＧＡ）を用いるのが
適している。
【００１６】また、前記論理デバイスをソフトウェア的
に用いるには、前記論理デバイスの回路ファイルをロー
ドする手段を設ければよい。
に用いるには、前記論理デバイスの回路ファイルをロー
ドする手段を設ければよい。
【００１７】
【作用】上記した手段によれば、ＦＰＧＡのようなプロ
グラミングが可能な論理デバイスは、外部から内部のロ
ジック構成を制御でき、従来、リレーなどが行っていた
機能をＩＣにもたせることができ、全体のシステム構成
においてもシンプルとなる。したがって、ソフトウェア
的な扱いが可能になり、フレキシビリティを向上させる
ことができる。また、テストサイクルタイム（システム
動作スピード）を速くすることができる。
グラミングが可能な論理デバイスは、外部から内部のロ
ジック構成を制御でき、従来、リレーなどが行っていた
機能をＩＣにもたせることができ、全体のシステム構成
においてもシンプルとなる。したがって、ソフトウェア
的な扱いが可能になり、フレキシビリティを向上させる
ことができる。また、テストサイクルタイム（システム
動作スピード）を速くすることができる。
【００１８】また、論理デバイスに対するプログラミン
グをＥＷＳなどを通して外部から行えるようにすること
で、論理構成の変更が容易に行え、フレキシビリティを
向上させることができる。
グをＥＷＳなどを通して外部から行えるようにすること
で、論理構成の変更が容易に行え、フレキシビリティを
向上させることができる。
【００１９】
【実施例】図１は本発明によるＩＣ評価装置のタイミン
グ設定部の構成を示すブロック図である。
グ設定部の構成を示すブロック図である。
【００２０】ここに示すＦＰＧＡ（Field Programmable
Gate Array：外部から設定データに基づきコンフィギ
ュレーションすることにより内部論理構成や入出力ブロ
ックの構成を決定し、ゲートの接続を変えることにより
プログラムが可能な論理デバイス（ＰＬＤ））９は、図
４に示すタイミング回路７と接続部８の機能を合わせ持
っており、シーケンサ６に接続される。なお、図１にお
ける外部ステータス１は、例えば、サイクル終了タイミ
ングであり、外部ステータス２は、アドレス、リードス
テータス、ライトステータスなどである。また、外部入
力はスタート、ストップ、オートリセットの各信号など
である。
Gate Array：外部から設定データに基づきコンフィギ
ュレーションすることにより内部論理構成や入出力ブロ
ックの構成を決定し、ゲートの接続を変えることにより
プログラムが可能な論理デバイス（ＰＬＤ））９は、図
４に示すタイミング回路７と接続部８の機能を合わせ持
っており、シーケンサ６に接続される。なお、図１にお
ける外部ステータス１は、例えば、サイクル終了タイミ
ングであり、外部ステータス２は、アドレス、リードス
テータス、ライトステータスなどである。また、外部入
力はスタート、ストップ、オートリセットの各信号など
である。
【００２１】ＦＰＧＡ９のプログラミングとしては、コ
ンフィギュレーション用のバイナリーデータファイルを
ＲＯＭ（リード・オンリー・メモリ）、シリアルＲＯ
Ｍ、外部メモリなどに蓄えておくことで達成される。
ンフィギュレーション用のバイナリーデータファイルを
ＲＯＭ（リード・オンリー・メモリ）、シリアルＲＯ
Ｍ、外部メモリなどに蓄えておくことで達成される。
【００２２】また、図２に示すようにＦＰＧＡ開発装置
１０、ＥＷＳ（エンジニアリング・ワーク・ステーショ
ン）１１を用いてプログラミングすることも可能であ
る。ＥＷＳ１１はＬＡＮ（ローカル・エリア・ネットワ
ーク）１２を介してＦＰＧＡ開発装置１０に接続され、
また、ＥＷＳ１１はインターフェース（Ｉ／Ｏ）１４
ａ，１４ｂ（ここでは説明の便宜上、２回路のみを図示
している）を介してＦＰＧＡ９ａ〜９ｄ（ここでは４個
のみを示しているが、個数に制限はない）が接続されて
いる。ＦＰＧＡ開発装置１０の出力はＥＷＳ１１に蓄え
られたあと、インターフェース１４ａ，１４ｂを介して
ＦＰＧＡ９ａ〜９ｄにコンフィギュレーションすること
でプログラミングを行うことができる。
１０、ＥＷＳ（エンジニアリング・ワーク・ステーショ
ン）１１を用いてプログラミングすることも可能であ
る。ＥＷＳ１１はＬＡＮ（ローカル・エリア・ネットワ
ーク）１２を介してＦＰＧＡ開発装置１０に接続され、
また、ＥＷＳ１１はインターフェース（Ｉ／Ｏ）１４
ａ，１４ｂ（ここでは説明の便宜上、２回路のみを図示
している）を介してＦＰＧＡ９ａ〜９ｄ（ここでは４個
のみを示しているが、個数に制限はない）が接続されて
いる。ＦＰＧＡ開発装置１０の出力はＥＷＳ１１に蓄え
られたあと、インターフェース１４ａ，１４ｂを介して
ＦＰＧＡ９ａ〜９ｄにコンフィギュレーションすること
でプログラミングを行うことができる。
【００２３】以上のように、ＦＰＧＡ９にコンフィギュ
レーションすることでロジックを任意に変更でき、ハー
ドウェアによる変更や移動を行うことなく入出力の信号
の意味付けを行うができる。なお、ＥＷＳ１１に代え、
パーソナルコンピュータ（ＰＣ）１３を用いることもで
きる。
レーションすることでロジックを任意に変更でき、ハー
ドウェアによる変更や移動を行うことなく入出力の信号
の意味付けを行うができる。なお、ＥＷＳ１１に代え、
パーソナルコンピュータ（ＰＣ）１３を用いることもで
きる。
【００２４】図１のＦＰＧＡ９内部ではＤＵＴ４のピン
配置に応じたプログラミングが行われ、この結果として
得られるタイミング信号はインターフェース回路３を介
してＤＵＴ４の各々に印加される。
配置に応じたプログラミングが行われ、この結果として
得られるタイミング信号はインターフェース回路３を介
してＤＵＴ４の各々に印加される。
【００２５】なお、前記実施例においては、図２に示す
ようにしてＦＰＧＡのプログラミングを行うものとした
が、これに代え、ＲＯＭを用いてもよい。この場合、Ｄ
ＵＴ４の品種が変わる毎に交換をする必要がある。
ようにしてＦＰＧＡのプログラミングを行うものとした
が、これに代え、ＲＯＭを用いてもよい。この場合、Ｄ
ＵＴ４の品種が変わる毎に交換をする必要がある。
【００２６】
【発明の効果】本発明は上記の通り構成されているの
で、次に記載する効果を奏する。
で、次に記載する効果を奏する。
【００２７】請求項１においては、チャンバー内に評価
用のＩＣを実装した複数のテストボードを設置し、前記
チャンバー内を所定の雰囲気に設定して前記ＩＣの評価
を行うＩＣ評価装置において、プログラミングが可能な
論理デバイスを設定部に配設するようにしたので、ソフ
トウェア的な扱いが可能になり、フレキシビリティを向
上させることができる。また、テストサイクルタイムを
速くすることもできる。
用のＩＣを実装した複数のテストボードを設置し、前記
チャンバー内を所定の雰囲気に設定して前記ＩＣの評価
を行うＩＣ評価装置において、プログラミングが可能な
論理デバイスを設定部に配設するようにしたので、ソフ
トウェア的な扱いが可能になり、フレキシビリティを向
上させることができる。また、テストサイクルタイムを
速くすることもできる。
【００２８】請求項２においては、前記プログラミング
が可能な論理デバイスは、フィールド・プログラマブル
・ゲート・アレイを用いるようにしたので、フレキシビ
リティをもたせることができる。
が可能な論理デバイスは、フィールド・プログラマブル
・ゲート・アレイを用いるようにしたので、フレキシビ
リティをもたせることができる。
【００２９】請求項３においては、前記論理デバイスの
回路ファイルをロードする手段を設けたので、論理デバ
イスに対するプログラミングをＥＷＳなどを通して外部
から行うことが可能になり、論理構成の変更が容易に行
え、かつフレキシビリティを向上させることができる。
回路ファイルをロードする手段を設けたので、論理デバ
イスに対するプログラミングをＥＷＳなどを通して外部
から行うことが可能になり、論理構成の変更が容易に行
え、かつフレキシビリティを向上させることができる。
【図１】本発明のＩＣ評価装置のタイミング設定部の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明にかかるＦＰＧＡに対しプログラミング
を行うための構成を示すブロック図である。
を行うための構成を示すブロック図である。
【図３】従来のＩＣ評価装置の制御部を示すブロック図
である。
である。
【図４】図３に示すタイミング設定部の詳細を示すブロ
ック図である。
ック図である。
【図５】図４の接続部の回路を示す回路図である。
１ ＰＧ（パターンジェネレータ） ２ タイミング設定部 ３ インターフェース回路 ４ ＤＵＴ（テストボード） ５ 基準クロック発生回路 ６ シーケンサ ７ タイミング回路 ８ 信号切り換え回路 ９，９ａ〜９ｄ ＦＰＧＡ（フィールド・プログラマブ
ル・ゲート・アレイ） １０ ＦＰＧＡ開発装置 １１ ＥＷＳ １２ ＬＡＮ １３ パーソナルコンピュータ １４ａ，１４ｂ インターフェース
ル・ゲート・アレイ） １０ ＦＰＧＡ開発装置 １１ ＥＷＳ １２ ＬＡＮ １３ パーソナルコンピュータ １４ａ，１４ｂ インターフェース
Claims (3)
- 【請求項１】 チャンバー内に評価用のＩＣを実装した
複数のテストボードを設置し、前記チャンバー内を所定
の雰囲気に設定して前記ＩＣの評価を行うＩＣ評価装置
において、プログラミングが可能な論理デバイスをタイ
ミング設定部に配設したことを特徴とするＩＣ評価装
置。 - 【請求項２】 前記プログラミングが可能な論理デバイ
スは、フィールド・プログラマブル・ゲート・アレイ
（ＦＰＧＡ）であることを特徴とする請求項１記載のＩ
Ｃ評価装置。 - 【請求項３】 前記論理デバイスの回路ファイルをロー
ドする手段を有することを特徴とする請求項１記載のＩ
Ｃ評価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4352841A JPH06180342A (ja) | 1992-12-14 | 1992-12-14 | Ｉｃ評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4352841A JPH06180342A (ja) | 1992-12-14 | 1992-12-14 | Ｉｃ評価装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06180342A true JPH06180342A (ja) | 1994-06-28 |
Family
ID=18426809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4352841A Pending JPH06180342A (ja) | 1992-12-14 | 1992-12-14 | Ｉｃ評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06180342A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6289478B1 (en) | 1998-02-27 | 2001-09-11 | Agilent Technologies, Inc. | Data processing apparatus for IC tester |
| US7096396B2 (en) | 2002-02-19 | 2006-08-22 | Fujitsu Limited | Test system for circuits |
| US7345493B2 (en) | 1993-11-16 | 2008-03-18 | Formfactor, Inc. | Wafer-level burn-in and test |
| US7888955B2 (en) | 2007-09-25 | 2011-02-15 | Formfactor, Inc. | Method and apparatus for testing devices using serially controlled resources |
| US7944225B2 (en) | 2008-09-26 | 2011-05-17 | Formfactor, Inc. | Method and apparatus for providing a tester integrated circuit for testing a semiconductor device under test |
| JP2011242197A (ja) * | 2010-05-17 | 2011-12-01 | Nippon Eng Kk | バーンインボード、バーンイン装置、及び、バーンインシステム |
| JP2012002730A (ja) * | 2010-06-18 | 2012-01-05 | Nippon Eng Kk | バーンインボード、バーンイン装置、及び、バーンインシステム |
| US8095841B2 (en) | 2008-08-19 | 2012-01-10 | Formfactor, Inc. | Method and apparatus for testing semiconductor devices with autonomous expected value generation |
| US8122309B2 (en) | 2008-03-11 | 2012-02-21 | Formfactor, Inc. | Method and apparatus for processing failures during semiconductor device testing |
| US8872534B2 (en) | 2007-09-27 | 2014-10-28 | Formfactor, Inc. | Method and apparatus for testing devices using serially controlled intelligent switches |
-
1992
- 1992-12-14 JP JP4352841A patent/JPH06180342A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7345493B2 (en) | 1993-11-16 | 2008-03-18 | Formfactor, Inc. | Wafer-level burn-in and test |
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| JP2011242197A (ja) * | 2010-05-17 | 2011-12-01 | Nippon Eng Kk | バーンインボード、バーンイン装置、及び、バーンインシステム |
| JP2012002730A (ja) * | 2010-06-18 | 2012-01-05 | Nippon Eng Kk | バーンインボード、バーンイン装置、及び、バーンインシステム |
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