JPH06181432A - 電圧制御発振器制御回路 - Google Patents
電圧制御発振器制御回路Info
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- JPH06181432A JPH06181432A JP4236741A JP23674192A JPH06181432A JP H06181432 A JPH06181432 A JP H06181432A JP 4236741 A JP4236741 A JP 4236741A JP 23674192 A JP23674192 A JP 23674192A JP H06181432 A JPH06181432 A JP H06181432A
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- 230000009977 dual effect Effects 0.000 claims description 4
- 230000010355 oscillation Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 1
- 230000009089 cytolysis Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】二重ループＰＬＬにおける信号加算回路に関
し、構成素子が少なく、かつ、次段に接続されるＶＣＯ
の温度変動等の特性を補償するための制御回路を提供す
る。 【構成】次段に接続されるＶＣＯを構成するトランジス
タと同じ特性を持つもので制御されるカレントミラー回
路６と、このカレントミラー回路の出力電流で２組の差
動増幅回路７，９の電流を制御し、この２組の差動増幅
回路７，９の出力電流を電流加算回路８により足し合わ
せ、更にカレントミラー回路１０によってこの電流を抵
抗Ｒ３に供給し、出力電圧を抵抗Ｒ３の所から取り出す
ような構成となっている。
し、構成素子が少なく、かつ、次段に接続されるＶＣＯ
の温度変動等の特性を補償するための制御回路を提供す
る。 【構成】次段に接続されるＶＣＯを構成するトランジス
タと同じ特性を持つもので制御されるカレントミラー回
路６と、このカレントミラー回路の出力電流で２組の差
動増幅回路７，９の電流を制御し、この２組の差動増幅
回路７，９の出力電流を電流加算回路８により足し合わ
せ、更にカレントミラー回路１０によってこの電流を抵
抗Ｒ３に供給し、出力電圧を抵抗Ｒ３の所から取り出す
ような構成となっている。
Description
【０００１】
【産業上の利用分野】本発明は電圧制御発振器（ＶＣ
Ｏ）制御回路に関し、特に二重ループＰＬＬ（フェーズ
・ロックド・ループ）に使用されるＶＣＯ制御回路に関
する。
Ｏ）制御回路に関し、特に二重ループＰＬＬ（フェーズ
・ロックド・ループ）に使用されるＶＣＯ制御回路に関
する。
【０００２】
【従来の技術】従来、二重ループＰＬＬの一例として特
開昭６３−２６０３０号公報に開示されているものがあ
る。図２は同公報に開示されている二重ＰＬＬ回路のブ
ロック図である。
開昭６３−２６０３０号公報に開示されているものがあ
る。図２は同公報に開示されている二重ＰＬＬ回路のブ
ロック図である。
【０００３】図２に示す二重ループＰＬＬ回路は、基準
発振器２１の出力信号Ｖ２１と第１の制御発振信号Ｖ２
２とを位相比較する第１の位相比較器２２と、この位相
比較器２２の出力信号の高周波成分を除去する第１の低
域通過フィルタ２３と、この低域通過フィルタの出力信
号により制御され第１の制御発振信号Ｖ２２を出力する
第１の電圧制御発振器２４とを含む第１のＰＬＬ回路２
６と、入力信号Ｖ２３と第２の制御発振信号Ｖ２４とを
位相比較する第２の位相比較器２２ａと、この位相比較
器２２ａの出力信号の高周波成分を除去する第２の低域
通過フィルタ２３ａと、第１及び第２の低域通過フィル
タの各出力信号を加算する加算回路２５と、この加算回
路２５の出力信号により制御され第２の制御発振信号Ｖ
２４を出力し、制御電圧対発振周波数の特性が第１の電
圧制御発振器２４と等しい第２の電圧制御発振器２４ａ
とを含む第２のＰＬＬ回路２７とを備え、第２の電圧制
御発振器２４ａから出力周波数信号Ｖ２５を取出す構成
を有している。
発振器２１の出力信号Ｖ２１と第１の制御発振信号Ｖ２
２とを位相比較する第１の位相比較器２２と、この位相
比較器２２の出力信号の高周波成分を除去する第１の低
域通過フィルタ２３と、この低域通過フィルタの出力信
号により制御され第１の制御発振信号Ｖ２２を出力する
第１の電圧制御発振器２４とを含む第１のＰＬＬ回路２
６と、入力信号Ｖ２３と第２の制御発振信号Ｖ２４とを
位相比較する第２の位相比較器２２ａと、この位相比較
器２２ａの出力信号の高周波成分を除去する第２の低域
通過フィルタ２３ａと、第１及び第２の低域通過フィル
タの各出力信号を加算する加算回路２５と、この加算回
路２５の出力信号により制御され第２の制御発振信号Ｖ
２４を出力し、制御電圧対発振周波数の特性が第１の電
圧制御発振器２４と等しい第２の電圧制御発振器２４ａ
とを含む第２のＰＬＬ回路２７とを備え、第２の電圧制
御発振器２４ａから出力周波数信号Ｖ２５を取出す構成
を有している。
【０００４】次に図２の二重ループＰＬＬ回路の動作に
ついて説明する。
ついて説明する。
【０００５】基準発振器２１から信号Ｖ２１が供給され
ると、第１のＰＬＬ回路２６によって電圧制御発振器２
４の出力信号Ｖ２２は先のＶ２１と同位相状態となる。
一方、電圧制御発振器２４，２４ａの制御電圧対発振周
波数特性は等しく、また第２のＰＬＬ回路２７の入力信
号Ｖ２３が入力されない状態では、加算回路２５の出力
信号は低域通過フィルタ２３の出力信号と等しくなるの
で、電圧制御発振器２４ａの発振周波数は電圧制御発振
器２４の発振周波数とほぼ等しい周波数になる。
ると、第１のＰＬＬ回路２６によって電圧制御発振器２
４の出力信号Ｖ２２は先のＶ２１と同位相状態となる。
一方、電圧制御発振器２４，２４ａの制御電圧対発振周
波数特性は等しく、また第２のＰＬＬ回路２７の入力信
号Ｖ２３が入力されない状態では、加算回路２５の出力
信号は低域通過フィルタ２３の出力信号と等しくなるの
で、電圧制御発振器２４ａの発振周波数は電圧制御発振
器２４の発振周波数とほぼ等しい周波数になる。
【０００６】すなわち、第２のＰＬＬ回路２７における
自走発振周波数の調整が自動的に行われることになる。
そして、この自動調整された自走発振周波数を基準とし
て、入力信号Ｖ２３に対するＰＬＬ回路の動作が行われ
る。
自走発振周波数の調整が自動的に行われることになる。
そして、この自動調整された自走発振周波数を基準とし
て、入力信号Ｖ２３に対するＰＬＬ回路の動作が行われ
る。
【０００７】このように、二系統のＰＬＬ回路を設け、
第１のＰＬＬ回路２６の入力信号をシステム制御用の基
準発振器２１の出力信号とし、それぞれのＰＬＬ回路の
低域通過フィルタ２３，２３ａの出力信号を加算し第２
のＰＬＬ回路２７の電圧制御発振器２４ａの制御信号と
し、第２のＰＬＬ回路２７を通常のＰＬＬ回路として使
用することにより、自走発振周波数を基準発振器２１の
周波数に自動的に調整できるので、調整のための部品，
作業を除去することができ、かつ、温度変化，電源電圧
変化，集積回路で実現したときの素子ばらつきによる性
能劣化を防止することができる。
第１のＰＬＬ回路２６の入力信号をシステム制御用の基
準発振器２１の出力信号とし、それぞれのＰＬＬ回路の
低域通過フィルタ２３，２３ａの出力信号を加算し第２
のＰＬＬ回路２７の電圧制御発振器２４ａの制御信号と
し、第２のＰＬＬ回路２７を通常のＰＬＬ回路として使
用することにより、自走発振周波数を基準発振器２１の
周波数に自動的に調整できるので、調整のための部品，
作業を除去することができ、かつ、温度変化，電源電圧
変化，集積回路で実現したときの素子ばらつきによる性
能劣化を防止することができる。
【０００８】図２に示すような二重ループＰＬＬにおけ
る加算回路２５として、従来図３に示すような加算回路
が用いられていた。
る加算回路２５として、従来図３に示すような加算回路
が用いられていた。
【０００９】図３に示す回路の構成は、オペアンプ３０
と抵抗Ｒ３１，Ｒ３２，Ｒ３３で構成されている。ここ
でオペアンプとしては、入力インピーダンスが無限大で
出力インピーダンスが０であるものを想定している。
と抵抗Ｒ３１，Ｒ３２，Ｒ３３で構成されている。ここ
でオペアンプとしては、入力インピーダンスが無限大で
出力インピーダンスが０であるものを想定している。
【００１０】次に動作について説明する。説明を簡単に
するためにオペアンプ３０の入力インピーダンスは無限
大で利得も無限大と仮定する。ここで入力抵抗Ｒ３１，
Ｒ３２に流れる電流Ｉ３１，Ｉ３２は反転入力端子が仮
想接地点と考えられるので、各々 Ｉ３１＝Ｖ３１／Ｒ３１，Ｉ３２＝Ｖ３２／Ｒ３２ となる。このＩ３１とＩ３２の電流和は、オペアンプの
入力バイアス電流を０と仮定すると、全て帰還抵抗Ｒ３
３に流れる。従って出力電圧Ｖ３３は Ｖ３３＝−（Ｉ３１＋Ｉ３２）×Ｒ３３ ＝−（Ｖ３１／Ｒ３１＋Ｖ３２／Ｒ３２）×Ｒ３３ ここでＲ３１＝Ｒ３２＝Ｒ０と設定しておけば Ｖ３３＝−Ｒ３３／Ｒ０（Ｖ３１＋Ｖ３２） このようにＶ３１とＶ３２が加算された（電圧に比例し
た）電圧がＶ３３として得られることがわかる。
するためにオペアンプ３０の入力インピーダンスは無限
大で利得も無限大と仮定する。ここで入力抵抗Ｒ３１，
Ｒ３２に流れる電流Ｉ３１，Ｉ３２は反転入力端子が仮
想接地点と考えられるので、各々 Ｉ３１＝Ｖ３１／Ｒ３１，Ｉ３２＝Ｖ３２／Ｒ３２ となる。このＩ３１とＩ３２の電流和は、オペアンプの
入力バイアス電流を０と仮定すると、全て帰還抵抗Ｒ３
３に流れる。従って出力電圧Ｖ３３は Ｖ３３＝−（Ｉ３１＋Ｉ３２）×Ｒ３３ ＝−（Ｖ３１／Ｒ３１＋Ｖ３２／Ｒ３２）×Ｒ３３ ここでＲ３１＝Ｒ３２＝Ｒ０と設定しておけば Ｖ３３＝−Ｒ３３／Ｒ０（Ｖ３１＋Ｖ３２） このようにＶ３１とＶ３２が加算された（電圧に比例し
た）電圧がＶ３３として得られることがわかる。
【００１１】
【発明が解決しようとする課題】図３に示すような従来
の加算回路では、回路中にオペアンプを内蔵しているた
め、このオペアンプを構成するために、多くの素子を必
要としてしまう。さらに、図３に内蔵されるオペアンプ
３０について、オペアンプ出力には内部でのオフセット
電圧による誤差電圧を含んでしまい、その結果、制御電
圧に誤差を含むことによって次段に接続するＶＣＯの発
振周波数に誤差を生じてしまう。このように、加算回路
として図３の回路を用いた場合ＶＣＯの発振周波数の誤
差を補償する精度が低下してしまうという問題点があっ
た。
の加算回路では、回路中にオペアンプを内蔵しているた
め、このオペアンプを構成するために、多くの素子を必
要としてしまう。さらに、図３に内蔵されるオペアンプ
３０について、オペアンプ出力には内部でのオフセット
電圧による誤差電圧を含んでしまい、その結果、制御電
圧に誤差を含むことによって次段に接続するＶＣＯの発
振周波数に誤差を生じてしまう。このように、加算回路
として図３の回路を用いた場合ＶＣＯの発振周波数の誤
差を補償する精度が低下してしまうという問題点があっ
た。
【００１２】
【課題を解決するための手段】本発明の電圧制御発振器
制御回路は、第１の位相比較器と第１の低域通過フィル
タと第１の電圧制御発振器とを含む第１の位相同期回路
と、第２の位相比較器と第２の低域通過フィルタと第２
の電圧制御発振器とを含む第２の位相同期回路とから成
る二重ループＰＬＬ回路に使用され、第１の低域通過フ
ィルタ出力と第２の低域通過フィルタ出力とを加算した
信号によって前記第２の電圧制御発振器を制御する。
制御回路は、第１の位相比較器と第１の低域通過フィル
タと第１の電圧制御発振器とを含む第１の位相同期回路
と、第２の位相比較器と第２の低域通過フィルタと第２
の電圧制御発振器とを含む第２の位相同期回路とから成
る二重ループＰＬＬ回路に使用され、第１の低域通過フ
ィルタ出力と第２の低域通過フィルタ出力とを加算した
信号によって前記第２の電圧制御発振器を制御する。
【００１３】その構成は、所定の出力電流を発生する第
１のカレントミラー回路と、この出力電流が供給され第
１の低域通過フィルタの出力信号を入力として差動増幅
する第１の差動増幅回路と、第１のカレントミラー回路
の出力電流が供給され第２の低域通過フィルタの出力信
号を入力として差動増幅する第２の差動増幅回路と、第
１および第２の差動増幅回路の出力電流をカレントミラ
ー接続によって受け、加算する電流加算回路と、電流加
算回路からの加算出力電流を電圧に変換する出力手段と
を含む。
１のカレントミラー回路と、この出力電流が供給され第
１の低域通過フィルタの出力信号を入力として差動増幅
する第１の差動増幅回路と、第１のカレントミラー回路
の出力電流が供給され第２の低域通過フィルタの出力信
号を入力として差動増幅する第２の差動増幅回路と、第
１および第２の差動増幅回路の出力電流をカレントミラ
ー接続によって受け、加算する電流加算回路と、電流加
算回路からの加算出力電流を電圧に変換する出力手段と
を含む。
【００１４】本発明の電圧制御発振器制御回路は、基本
的にはカレントミラー回路を使用して各回路を接続して
いるので、ドラフト等は発生しない。また、第１のカレ
ントミラー回路に付加トランジスタを設け、第２の電圧
制御発振器のトランジスタ変動特性、すなわちＶｂｅ特
性を相殺することもできる。
的にはカレントミラー回路を使用して各回路を接続して
いるので、ドラフト等は発生しない。また、第１のカレ
ントミラー回路に付加トランジスタを設け、第２の電圧
制御発振器のトランジスタ変動特性、すなわちＶｂｅ特
性を相殺することもできる。
【００１５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明の一実施例を示す回路図であ
る。
る。
【００１７】図において、このＶＣＯ制御回路は、図２
に示す二重ループＰＬＬ回路の加算回路２５の代わりに
使用される。以下、図２も使用して図１のＶＣＯ制御回
路の構成と動作を説明する。
に示す二重ループＰＬＬ回路の加算回路２５の代わりに
使用される。以下、図２も使用して図１のＶＣＯ制御回
路の構成と動作を説明する。
【００１８】この回路図において、ＶＣＯ制御回路は、
ＮＰＮ型トランジスタＱ１，Ｑ２，Ｑ３を含んで構成さ
れる第１のカレントミラー回路６と、カレントミラー回
路６の出力と同じ電流を得るためにＰＮＰ型トランジス
タＱ４，Ｑ５，Ｑ１０を用いて構成した２組の定電流源
（Ｑ４とＱ５，Ｑ４とＱ１０）と、このＰＮＰ型トラン
ジスタからなる定電流源を共通エミッタの定電流源とし
て用い、それぞれ低域通過フィルタ２３，２３ａの出力
を入力する２つの差動増幅回路７，９と、これら差動増
幅回路７，９の出力電流と同じ電流を得るために、ＮＰ
Ｎ型トランジスタＱ１５，Ｑ１６を用いたカレントミラ
ー回路によって差動増幅回路７，９に接続した電流加算
回路８と、この電流加算回路を構成するトランジスタの
コレクタ電流の和と同じ電流を得るために、ＰＮＰ型ト
ランジスタＱ１７，Ｑ１８を用いてカレントミラー回路
を構成し、この電流を抵抗Ｒ３に流すことによって出力
信号を出力端子５から得るカレントミラー回路（出力手
段）１０とを含む。
ＮＰＮ型トランジスタＱ１，Ｑ２，Ｑ３を含んで構成さ
れる第１のカレントミラー回路６と、カレントミラー回
路６の出力と同じ電流を得るためにＰＮＰ型トランジス
タＱ４，Ｑ５，Ｑ１０を用いて構成した２組の定電流源
（Ｑ４とＱ５，Ｑ４とＱ１０）と、このＰＮＰ型トラン
ジスタからなる定電流源を共通エミッタの定電流源とし
て用い、それぞれ低域通過フィルタ２３，２３ａの出力
を入力する２つの差動増幅回路７，９と、これら差動増
幅回路７，９の出力電流と同じ電流を得るために、ＮＰ
Ｎ型トランジスタＱ１５，Ｑ１６を用いたカレントミラ
ー回路によって差動増幅回路７，９に接続した電流加算
回路８と、この電流加算回路を構成するトランジスタの
コレクタ電流の和と同じ電流を得るために、ＰＮＰ型ト
ランジスタＱ１７，Ｑ１８を用いてカレントミラー回路
を構成し、この電流を抵抗Ｒ３に流すことによって出力
信号を出力端子５から得るカレントミラー回路（出力手
段）１０とを含む。
【００１９】次に動作について説明する。カレントミラ
ー回路５では、そのエミッタ抵抗部にＮＰＮ型トランジ
スタＱ３（付加トランジスタ）をダイオード接続にする
ことによって、出力電流（ＮＰＮ型トランジスタＱ２の
コレクタ電流）はトランジスタＱ３のＶｂｅ（ベースと
エミッタとの間の電圧）の変動に応じて変化する。この
トランジスタＱ３と出力端子５に接続するＶＣＯ（図４
の電圧制御発振器）を構成するトランジスタを同一特性
のものにすることによって、温度変動等によるＶｂｅの
変動に対する特性の変動をキャンセルすることができ
る。このことについては図４を用いて後で説明する。カ
レントミラー回路６の出力電流によって差動増幅回路
７，９の電流が制御されるように、ＰＮＰ型トランジス
タＱ４，Ｑ５，Ｑ１０を用いカレントミラー回路を構成
し、定電流として各差動増幅回路に供給している。
ー回路５では、そのエミッタ抵抗部にＮＰＮ型トランジ
スタＱ３（付加トランジスタ）をダイオード接続にする
ことによって、出力電流（ＮＰＮ型トランジスタＱ２の
コレクタ電流）はトランジスタＱ３のＶｂｅ（ベースと
エミッタとの間の電圧）の変動に応じて変化する。この
トランジスタＱ３と出力端子５に接続するＶＣＯ（図４
の電圧制御発振器）を構成するトランジスタを同一特性
のものにすることによって、温度変動等によるＶｂｅの
変動に対する特性の変動をキャンセルすることができ
る。このことについては図４を用いて後で説明する。カ
レントミラー回路６の出力電流によって差動増幅回路
７，９の電流が制御されるように、ＰＮＰ型トランジス
タＱ４，Ｑ５，Ｑ１０を用いカレントミラー回路を構成
し、定電流として各差動増幅回路に供給している。
【００２０】差動増幅回路７の入力端子１，２には低域
通過フィルタ２３の出力，差動増幅回路９の入力端子
３，４には低域通過フィルタ２３ａの出力が供給される
が、それらは逆でもよい。低域通過フィルタ２３，２３
ａはそれぞれ１つの出力を出す場合と、互いに位相が反
転する２つの出力を出す場合があり、どちらの場合であ
るかは位相比較器２２から差動的な２つの出力をとり出
すか１つの出力をとり出すかで決まる。フィルタ２３，
２３ａからの出力が１つの場合、入力端子１，２の一方
の入力端子３，４の一方にそれぞれのフィルタ出力を印
加し、他方の入力端子に所定の基準電圧を加える。また
フィルタ２３，２３ａからの出力が２つの場合はそれら
出力を入力端子１，２及び３，４に印加する。
通過フィルタ２３の出力，差動増幅回路９の入力端子
３，４には低域通過フィルタ２３ａの出力が供給される
が、それらは逆でもよい。低域通過フィルタ２３，２３
ａはそれぞれ１つの出力を出す場合と、互いに位相が反
転する２つの出力を出す場合があり、どちらの場合であ
るかは位相比較器２２から差動的な２つの出力をとり出
すか１つの出力をとり出すかで決まる。フィルタ２３，
２３ａからの出力が１つの場合、入力端子１，２の一方
の入力端子３，４の一方にそれぞれのフィルタ出力を印
加し、他方の入力端子に所定の基準電圧を加える。また
フィルタ２３，２３ａからの出力が２つの場合はそれら
出力を入力端子１，２及び３，４に印加する。
【００２１】電流加算回路８はこれら差動増幅回路７，
９の出力電流をおのおの足し合わせた電流と同じ電流を
得て、かつ、この電流によって出力信号が制御されるよ
うに、再度ＰＮＰ型トランジスタＱ１７，Ｑ１８を用い
てカレントミラー回路を構成し、その出力電流を抵抗Ｒ
３に供給することによって出力信号を出力端子５から得
ることができる。
９の出力電流をおのおの足し合わせた電流と同じ電流を
得て、かつ、この電流によって出力信号が制御されるよ
うに、再度ＰＮＰ型トランジスタＱ１７，Ｑ１８を用い
てカレントミラー回路を構成し、その出力電流を抵抗Ｒ
３に供給することによって出力信号を出力端子５から得
ることができる。
【００２２】ここで、オフセット電圧の原因となるトラ
ンジスタのベース・エミッタ間電圧Ｖｂｅの温度変動に
対する特性の変動をキャンセルすることを式を追って説
明する。
ンジスタのベース・エミッタ間電圧Ｖｂｅの温度変動に
対する特性の変動をキャンセルすることを式を追って説
明する。
【００２３】次段に接続するＶＣＯは、図４に示すよう
なエミッタ結合型マルチバイブレータ方式のＶＣＯを想
定している。ここで大切なことは図１におけるＮＰＮ型
トランジスタＱ３と図４におけるＮＰＮ型トランジスタ
Ｑ４５及びＱ４６，Ｑ４７，Ｑ４８を全く同一の特性を
持つトランジスタにすることである。
なエミッタ結合型マルチバイブレータ方式のＶＣＯを想
定している。ここで大切なことは図１におけるＮＰＮ型
トランジスタＱ３と図４におけるＮＰＮ型トランジスタ
Ｑ４５及びＱ４６，Ｑ４７，Ｑ４８を全く同一の特性を
持つトランジスタにすることである。
【００２４】まず図１に示すＶＣＯ制御回路の出力電圧
を求めてみる。ＮＰＮ型トランジスタＱ３のベース・エ
ミッタ間の電圧をＶbe3 とするとＮＰＮ型トランジスタ
Ｑ２のコレクタ電流（Ｉｃ２）は Ｉｃ２＝Ｖbe3 ／Ｒ２ となる。ＰＮＰ型トランジスタＱ４，Ｑ５，Ｑ１０で構
成されるカレントミラー回路により差動増幅回路７及び
９に流れる電流はほぼＩｃ２と同じなる。
を求めてみる。ＮＰＮ型トランジスタＱ３のベース・エ
ミッタ間の電圧をＶbe3 とするとＮＰＮ型トランジスタ
Ｑ２のコレクタ電流（Ｉｃ２）は Ｉｃ２＝Ｖbe3 ／Ｒ２ となる。ＰＮＰ型トランジスタＱ４，Ｑ５，Ｑ１０で構
成されるカレントミラー回路により差動増幅回路７及び
９に流れる電流はほぼＩｃ２と同じなる。
【００２５】差動増幅回路７について、この入力端子１
及び２に印加される電圧の差（電圧）をΔＶＡとする
と、ＰＮＰ型トランジスタＱ７のコレクタ電流（Ｉｃ
７）は Ｉｃ７＝ΔＶＡ×ｇｍ ＝ΔＶＡ×（ｑ／ｋＴ）×Ｉｃ ＝ΔＶＡ／ＶＴ×Ｉｃ ここで、ｇｍはトランジスタＱ６及びＱ７の相互コンダ
クタンス ｑ＝１．６×１０-9（ｃ：クーロン） ｋ＝８．６５×１０-5（ｅＶ／ＯＫ） Ｔは絶対温度 Ｉｃは差動増幅回路７に流れる電流 すなわちトランジスタＱ６，Ｑ７の共通エミッタに流れ
る電流（Ｉｃ２に等しい） ＶＴ＝ｋＴ／ｑ である。また、差動増幅回路７を構成するトランジスタ
について、トランジスタＱ６とＱ７が同一特性であり、
トランジスタＱ８とＱ９が同一特性のものとする。した
がって、前出のカレントミラー回路６の出力電流Ｉｃ２
の式を用いてＩｃ７を表すと Ｉｃ７＝（ΔＶＡ／ＶＴ）×（Ｖbe3 ／Ｒ２） となる。
及び２に印加される電圧の差（電圧）をΔＶＡとする
と、ＰＮＰ型トランジスタＱ７のコレクタ電流（Ｉｃ
７）は Ｉｃ７＝ΔＶＡ×ｇｍ ＝ΔＶＡ×（ｑ／ｋＴ）×Ｉｃ ＝ΔＶＡ／ＶＴ×Ｉｃ ここで、ｇｍはトランジスタＱ６及びＱ７の相互コンダ
クタンス ｑ＝１．６×１０-9（ｃ：クーロン） ｋ＝８．６５×１０-5（ｅＶ／ＯＫ） Ｔは絶対温度 Ｉｃは差動増幅回路７に流れる電流 すなわちトランジスタＱ６，Ｑ７の共通エミッタに流れ
る電流（Ｉｃ２に等しい） ＶＴ＝ｋＴ／ｑ である。また、差動増幅回路７を構成するトランジスタ
について、トランジスタＱ６とＱ７が同一特性であり、
トランジスタＱ８とＱ９が同一特性のものとする。した
がって、前出のカレントミラー回路６の出力電流Ｉｃ２
の式を用いてＩｃ７を表すと Ｉｃ７＝（ΔＶＡ／ＶＴ）×（Ｖbe3 ／Ｒ２） となる。
【００２６】差動増幅回路９についても同様に入力端子
３及び４に印加される電圧の差（電圧）をΔＶＢとする
と、ＰＮＰ型トランジスタＱ１１のコレクタ電流（Ｉｃ
１１）は、 Ｉｃ１１＝（ΔＶＢ／ＶＴ）×（Ｖbe3 ／Ｒ２） となる。
３及び４に印加される電圧の差（電圧）をΔＶＢとする
と、ＰＮＰ型トランジスタＱ１１のコレクタ電流（Ｉｃ
１１）は、 Ｉｃ１１＝（ΔＶＢ／ＶＴ）×（Ｖbe3 ／Ｒ２） となる。
【００２７】このようにして求められた電流が、トラン
ジスタＱ９とＱ１５及びトランジスタＱ１３とＱ１６に
よって構成されるカレントミラー回路によって、トラン
ジスタＱ１５及びトランジスタＱ１６のコレクタ電流と
して得られ、更にトランジスタＱ１５とＱ１６のコレク
タを共通にし、トランジスタＱ１７とＱ１８によって構
成されるカレントミラー回路によって、それぞれを足し
合わせた電流が抵抗Ｒ３に流れることになる。従って、
出力端子５の電圧（Ｖｏ）は Ｖｏ＝（Ｉｃ７＋Ｉｃ１１）×Ｒ３ ＝（Ｒ３／（ＶＴ・Ｒ２））×（ΔＶＡ＋ΔＶＢ）×Ｖbe3 …… として得られる。
ジスタＱ９とＱ１５及びトランジスタＱ１３とＱ１６に
よって構成されるカレントミラー回路によって、トラン
ジスタＱ１５及びトランジスタＱ１６のコレクタ電流と
して得られ、更にトランジスタＱ１５とＱ１６のコレク
タを共通にし、トランジスタＱ１７とＱ１８によって構
成されるカレントミラー回路によって、それぞれを足し
合わせた電流が抵抗Ｒ３に流れることになる。従って、
出力端子５の電圧（Ｖｏ）は Ｖｏ＝（Ｉｃ７＋Ｉｃ１１）×Ｒ３ ＝（Ｒ３／（ＶＴ・Ｒ２））×（ΔＶＡ＋ΔＶＢ）×Ｖbe3 …… として得られる。
【００２８】次に図４に示すエミッタ結合型マルチバイ
ブレータ方式のＶＣＯの入力電圧に対する出力周波数の
関係を求めてみる。図４に示すＶＣＯの発振周波数
（ｆ）は ｆ＝１／Ｔ＝Ｉ１／４×Ｃ４１×Ｖbe46 …… と表わされる。ここでＩ１は抵抗Ｒ４３及びＲ４４に流
れる電流である。また、Ｖbe46はトランジスタＱ４６の
ベース・エミッタ間の電圧である（参考文献：「Ａｎａ
ｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ ｏｆ Ａｎａｌｏ
ｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ」（アナロ
グ集積回路の解析と設計），１９７７年ＪＯＨＮ ＷＩ
ＬＥＹ ＆ ＳＯＮＧ，Ｉｎｃ．発行）。また、電流Ｉ
１は Ｉ１＝（Ｖｉｎ−Ｖbe47）／Ｒ４３ …… と表される。式のＶｏと式のＶｉｎが等しく、Ｖbe
3 とＶbe46とＶbe47が等しいことに注意すると、ＶＣＯ
の発振周波数ｆは ｆ≒Ｒ３÷（（ＶＴ・Ｒ２）×（４・Ｃ４１・Ｒ４
３））×（ΔＶＡ＋ΔＶＢ） となり、トランジスタの温度ドリフトの影響を受けな
い。
ブレータ方式のＶＣＯの入力電圧に対する出力周波数の
関係を求めてみる。図４に示すＶＣＯの発振周波数
（ｆ）は ｆ＝１／Ｔ＝Ｉ１／４×Ｃ４１×Ｖbe46 …… と表わされる。ここでＩ１は抵抗Ｒ４３及びＲ４４に流
れる電流である。また、Ｖbe46はトランジスタＱ４６の
ベース・エミッタ間の電圧である（参考文献：「Ａｎａ
ｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ ｏｆ Ａｎａｌｏ
ｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ」（アナロ
グ集積回路の解析と設計），１９７７年ＪＯＨＮ ＷＩ
ＬＥＹ ＆ ＳＯＮＧ，Ｉｎｃ．発行）。また、電流Ｉ
１は Ｉ１＝（Ｖｉｎ−Ｖbe47）／Ｒ４３ …… と表される。式のＶｏと式のＶｉｎが等しく、Ｖbe
3 とＶbe46とＶbe47が等しいことに注意すると、ＶＣＯ
の発振周波数ｆは ｆ≒Ｒ３÷（（ＶＴ・Ｒ２）×（４・Ｃ４１・Ｒ４
３））×（ΔＶＡ＋ΔＶＢ） となり、トランジスタの温度ドリフトの影響を受けな
い。
【００２９】以上説明した実施例では、ＶＣＯ２４ａに
図４のエミッタ結合型マルチバイブレータ方式のものを
使用していたが、それ以外の方式の回路でもよい。ま
た、ＶＣＯ２４ａは、ドリフトの影響が全くない構成で
あれば、図３のＶＣＯ制御回路のカレントミラー回路６
のトランジスタＱ３はドリフトを相殺するための特性を
持たなくてもよい。この場合、トランジスタＱ３はツェ
ナーダイオードや他の定電圧回路に替えてもよい。
図４のエミッタ結合型マルチバイブレータ方式のものを
使用していたが、それ以外の方式の回路でもよい。ま
た、ＶＣＯ２４ａは、ドリフトの影響が全くない構成で
あれば、図３のＶＣＯ制御回路のカレントミラー回路６
のトランジスタＱ３はドリフトを相殺するための特性を
持たなくてもよい。この場合、トランジスタＱ３はツェ
ナーダイオードや他の定電圧回路に替えてもよい。
【００３０】
【発明の効果】以上説明したように本発明は、二重ルー
プＰＬＬのＶＣＯ制御回路としてオペアンプを用いない
構成による簡素な回路を実現し、オペアンプを使用した
ときのようなドリフトの問題はない。更に第１のカレン
トミラー回路に付加トランジスタを設けることにより、
温度変動等によるトランジスタのＶｂｅ変動に対しても
ＶＣＯの発振周波数の誤差を高精度に補償することがで
きるという効果を有する。
プＰＬＬのＶＣＯ制御回路としてオペアンプを用いない
構成による簡素な回路を実現し、オペアンプを使用した
ときのようなドリフトの問題はない。更に第１のカレン
トミラー回路に付加トランジスタを設けることにより、
温度変動等によるトランジスタのＶｂｅ変動に対しても
ＶＣＯの発振周波数の誤差を高精度に補償することがで
きるという効果を有する。
【図１】本発明の一実施例の回路図
【図２】二重ループＰＬＬ回路の一例のブロック図
【図３】従来の加算回路の一例の回路図
【図４】ＶＣＯ（電圧制御発振器）の一例の回路図
１，２，３，４ 入力端子 ５ 出力端子 ６，１０ カレントミラー回路 ７，９ 差動増幅回路 ８ 電流加算回路 １１ 電源 Ｒ１，Ｒ２，Ｒ３ 抵抗 Ｑ１，Ｑ２，Ｑ３，Ｑ８，Ｑ９，Ｑ１３，Ｑ１４，Ｑ１
５，Ｑ１６ ＮＰＮ型トランジスタ Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ１０，Ｑ１１，Ｑ１２，Ｑ
１７，Ｑ１８ ＰＮＰ型トランジスタ ２１ 基準発振器 ２２，２２ａ 位相比較器 ２３，２３ａ 低域通過フィルタ ２４，２４ａ 電圧制御発振器 ２５ 加算回路 ２６ 第１のＰＬＬ回路 ２７ 第２のＰＬＬ回路 Ｒ３１，Ｒ３２，Ｒ３３ 抵抗 ３０ オペアンプ ４１ 入力端子 ４２ 出力端子 ４３ 電源 Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４４ 抵抗 Ｃ４１ コンデンサ Ｑ４１〜Ｑ４８ ＮＰＮ型トランジスタ
５，Ｑ１６ ＮＰＮ型トランジスタ Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ１０，Ｑ１１，Ｑ１２，Ｑ
１７，Ｑ１８ ＰＮＰ型トランジスタ ２１ 基準発振器 ２２，２２ａ 位相比較器 ２３，２３ａ 低域通過フィルタ ２４，２４ａ 電圧制御発振器 ２５ 加算回路 ２６ 第１のＰＬＬ回路 ２７ 第２のＰＬＬ回路 Ｒ３１，Ｒ３２，Ｒ３３ 抵抗 ３０ オペアンプ ４１ 入力端子 ４２ 出力端子 ４３ 電源 Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４４ 抵抗 Ｃ４１ コンデンサ Ｑ４１〜Ｑ４８ ＮＰＮ型トランジスタ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9182−5Ｊ Ｈ０３Ｌ 7/08 Ｅ
Claims (4)
- 【請求項１】 第１の位相比較器と第１の低域通過フィ
ルタと第１の電圧制御発振器とを含む第１の位相同期回
路と、第２の位相比較器と第２の低域通過フィルタと第
２の電圧制御発振器とを含む第２の位相同期回路とから
成る二重ループＰＬＬ回路に使用され、前記第１の低域
通過フィルタの出力と前記第２の低域通過フィルタの出
力とを加算した信号によって前記第２の電圧制御発振器
の出力信号周波数を制御する電圧制御発振器制御回路に
おいて、 所定の出力電流を発生する第１のカレントミラー回路
と、 前記出力電流が供給され前記第１の低域通過フィルタの
出力信号を入力として差動増幅する第１の差動増幅回路
と、 前記出力電流が供給され前記第２の低域通過フィルタの
出力信号を入力として差動増幅する第２の差動増幅回路
と、 前記第１および第２の差動増幅回路の出力電流を第２の
カレントミラー回路によって受け、加算する電流加算回
路と、 前記電流加算回路からの加算出力電流を電圧に変換する
出力手段とを含む電圧制御発振器制御回路。 - 【請求項２】 前記第１のカレントミラー回路は、前記
第２の電圧制御発振器を構成するトランジスタのドリフ
トを相殺するための付加トランジスタを含んで構成さ
れ、前記ドリフト相殺電流成分を含む一定の出力電流を
発生することを特徴とする請求項１に記載された電圧制
御発振器制御回路。 - 【請求項３】 前記第１のカレントミラー回路は、カレ
ントミラー接続された第１，第２のトランジスタと、前
記第１のトランジスタの出力に接続されベースとコレク
タが直結した前記付加トランジスタと、前記第２のトラ
ンジスタの出力に接続された抵抗とを含むことを特徴と
する請求項２に記載された電圧制御発振器制御回路。 - 【請求項４】 前記第１のカレントミラー回路と前記第
１，第２の差動増幅回路とはそれぞれカレントミラー接
続トランジスタによって接続され、該トランジスタを経
由して前記第１のカレントミラー回路の出力電流と同じ
電流が前記第１，第２の差動増幅回路に流れることを特
徴とする請求項１に記載された電圧制御発振器制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236741A JPH0813002B2 (ja) | 1992-09-04 | 1992-09-04 | 電圧制御発振器制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236741A JPH0813002B2 (ja) | 1992-09-04 | 1992-09-04 | 電圧制御発振器制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06181432A true JPH06181432A (ja) | 1994-06-28 |
| JPH0813002B2 JPH0813002B2 (ja) | 1996-02-07 |
Family
ID=17005104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4236741A Expired - Fee Related JPH0813002B2 (ja) | 1992-09-04 | 1992-09-04 | 電圧制御発振器制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0813002B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166814A (ja) * | 1982-03-27 | 1983-10-03 | Nippon Columbia Co Ltd | 加算増幅回路 |
| JPS61153778A (ja) * | 1984-12-27 | 1986-07-12 | Toshiba Corp | アナログ演算回路 |
| JPS6326030A (ja) * | 1986-07-17 | 1988-02-03 | Nec Corp | Ｐｌｌ回路 |
| JPH02244820A (ja) * | 1989-03-16 | 1990-09-28 | Oki Electric Ind Co Ltd | Ｐｌｌ回路 |
-
1992
- 1992-09-04 JP JP4236741A patent/JPH0813002B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166814A (ja) * | 1982-03-27 | 1983-10-03 | Nippon Columbia Co Ltd | 加算増幅回路 |
| JPS61153778A (ja) * | 1984-12-27 | 1986-07-12 | Toshiba Corp | アナログ演算回路 |
| JPS6326030A (ja) * | 1986-07-17 | 1988-02-03 | Nec Corp | Ｐｌｌ回路 |
| JPH02244820A (ja) * | 1989-03-16 | 1990-09-28 | Oki Electric Ind Co Ltd | Ｐｌｌ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0813002B2 (ja) | 1996-02-07 |
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