JPS58166814A - 加算増幅回路 - Google Patents
加算増幅回路Info
- Publication number
- JPS58166814A JPS58166814A JP57049649A JP4964982A JPS58166814A JP S58166814 A JPS58166814 A JP S58166814A JP 57049649 A JP57049649 A JP 57049649A JP 4964982 A JP4964982 A JP 4964982A JP S58166814 A JPS58166814 A JP S58166814A
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- JP
- Japan
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- output
- differential
- circuit
- amplifier circuit
- differential amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003321 amplification Effects 0.000 claims abstract description 12
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は２つの差動入力信号を加算し、シングルエンド
出力を得る加算増幅回路に関する。
出力を得る加算増幅回路に関する。
第１図は本発明の一実施例である０図に於いて、第１の
トランジスタとしてのトランジスタ２のベースは入力端
子ＩＫ接続し、エミッタは第２のトランジスタとしての
トランジスタ３のエミッタに共通接続すると共に、足Ｉ
ｌ流源１４をＪｉ して負電源（−Ｂ）Ｋ接続し、コレ
クタは第３のトランジスタとしてのトランジスタ６及び
第４のトランジスタとしてのトランジスタ７のそれぞれ
のエミッタに共Ｍｉｎｉ続する。トランジスタ６０ベー
ス＆１入力端子５に接続し、コレクタは第５のトランジ
スタとしてのトランジスタ１２のベースに接ａ−ｆるト
共にタイオード９と抵抗オ０の直列回路を介し【正電源
（十Ｂ）に接ａｊる。トランジスタ７のベースは入力端
子８に接続し、コレクタは正電、源（＋Ｂ）Ｋ接続する
。トランジスタ１２のエミッタは抵抗１１を介して正電
源（十Ｂ）に接続し、コレクタは出力箋子１３に接続す
ると共にトランジスタ３のコレクタＫＷ綬する。
トランジスタとしてのトランジスタ２のベースは入力端
子ＩＫ接続し、エミッタは第２のトランジスタとしての
トランジスタ３のエミッタに共通接続すると共に、足Ｉ
ｌ流源１４をＪｉ して負電源（−Ｂ）Ｋ接続し、コレ
クタは第３のトランジスタとしてのトランジスタ６及び
第４のトランジスタとしてのトランジスタ７のそれぞれ
のエミッタに共Ｍｉｎｉ続する。トランジスタ６０ベー
ス＆１入力端子５に接続し、コレクタは第５のトランジ
スタとしてのトランジスタ１２のベースに接ａ−ｆるト
共にタイオード９と抵抗オ０の直列回路を介し【正電源
（十Ｂ）に接ａｊる。トランジスタ７のベースは入力端
子８に接続し、コレクタは正電、源（＋Ｂ）Ｋ接続する
。トランジスタ１２のエミッタは抵抗１１を介して正電
源（十Ｂ）に接続し、コレクタは出力箋子１３に接続す
ると共にトランジスタ３のコレクタＫＷ綬する。
トラ７ジスタ３のベースは入力電子４に接続する。
以上の構成に於いて、入力端子１と４との間に印加され
る差動入力信号はトランジスタ２と３から成る第１の差
動増幅器としての差動増幅回路３Ｌで増幅される。入力
端子５と８との間に印加される差動入力信号はトラ／ジ
スタロと７から成る第２の差動増幅回路としての差動増
幅回路３２で増幅される。差動増幅回路３２の出力はダ
イオード９、抵抗１０及び１１．トラ７ジスタ１２から
成るカレントミラー回路３３を介して出力端子１３に出
力される。
る差動入力信号はトランジスタ２と３から成る第１の差
動増幅器としての差動増幅回路３Ｌで増幅される。入力
端子５と８との間に印加される差動入力信号はトラ／ジ
スタロと７から成る第２の差動増幅回路としての差動増
幅回路３２で増幅される。差動増幅回路３２の出力はダ
イオード９、抵抗１０及び１１．トラ７ジスタ１２から
成るカレントミラー回路３３を介して出力端子１３に出
力される。
ここでカレントミラーＮ路の入力回路の抵抗１０の抵抗
値を抵抗１１の抵Ｍ値の２倍の抵抗値とすると、抵抗１
０Ｋｆｉｆｔ、る１１流の２倍の電流が抵抗１１に流れ
るから差動増幅回路３２！Ｑ出力は、カレントミラー回
路３１で２倍に増幅されて出力端子１３に出力される。
値を抵抗１１の抵Ｍ値の２倍の抵抗値とすると、抵抗１
０Ｋｆｉｆｔ、る１１流の２倍の電流が抵抗１１に流れ
るから差動増幅回路３２！Ｑ出力は、カレントミラー回
路３１で２倍に増幅されて出力端子１３に出力される。
この様な回路の直流＠作は、トランジスタ２と３及び６
と７の特性がそれぞれ等しいとすると、定電流源１４で
足められたＳａＷの１／２の電流が差動増幅回路３１の
トランジスタ２及び３にそれぞれ流れ、トランジスタ２
の電流は差動増幅回路、３２０足電流源としても動作し
ているから、トランジスタ２０電流値の１／２の電流が
差動増幅回路３２０トランジスタ６及び７にそれぞれ流
れ、そしてトランジスタ６の電流値の２倍の’ｆｌｌＲ
がカレットミラー回路３３のトランジスタ１２に流れる
。従って該トランジスタ１２の電流値は前記トランジス
タ２及び３０電流値に等しい大きさの電流となり、出力
端子１３には出力電流は生じない６次に差動増幅回路３
１に差動入力信号が印加されると差動増幅回路３１の一
万の出力即ちトランジスタ２の出力は、差動増幅回路３
−４９共通エミッタ４に人力さｎるので、該出力の１／
２がカレントミラー回路で２倍に増幅されて出力端子１
３に出力され、他方の出力（トランジスタ３の出力）も
出方端、子１３に出力される。従って差動増幅回路３１
への入力信号に対しては、差動増幅回路３−４奪もたな
い一般の差動増幅回路とカレントミラー回路の組合せに
よる場合と同様に、出力抱子１３ Ｋは、増幅されたプ
ッシュプル出力が得られる。
と７の特性がそれぞれ等しいとすると、定電流源１４で
足められたＳａＷの１／２の電流が差動増幅回路３１の
トランジスタ２及び３にそれぞれ流れ、トランジスタ２
の電流は差動増幅回路、３２０足電流源としても動作し
ているから、トランジスタ２０電流値の１／２の電流が
差動増幅回路３２０トランジスタ６及び７にそれぞれ流
れ、そしてトランジスタ６の電流値の２倍の’ｆｌｌＲ
がカレットミラー回路３３のトランジスタ１２に流れる
。従って該トランジスタ１２の電流値は前記トランジス
タ２及び３０電流値に等しい大きさの電流となり、出力
端子１３には出力電流は生じない６次に差動増幅回路３
１に差動入力信号が印加されると差動増幅回路３１の一
万の出力即ちトランジスタ２の出力は、差動増幅回路３
−４９共通エミッタ４に人力さｎるので、該出力の１／
２がカレントミラー回路で２倍に増幅されて出力端子１
３に出力され、他方の出力（トランジスタ３の出力）も
出方端、子１３に出力される。従って差動増幅回路３１
への入力信号に対しては、差動増幅回路３−４奪もたな
い一般の差動増幅回路とカレントミラー回路の組合せに
よる場合と同様に、出力抱子１３ Ｋは、増幅されたプ
ッシュプル出力が得られる。
次に差動増幅回路３び差動入力信号が印加された場合に
は、差動増幅回路３名で増幅され、トランジスタ６のコ
レクタ出力がカレントミラー回路３３で２倍に増幅され
て出力抱子１３に出力される。従って、トランジスタ２
、Ｓ％へ及び７の特性がそれぞれ等しければ差動増幅回
路３１への差動入力信号に対しては前述の様に差動増幅
回路３１の差動出力のプッシュプル出力であり、増幅回
路３２への差動入力信号に対しては差動増幅回路３２の
シングル出力０２倍の出力であるので、各差動入力信号
はそれぞれ等しい増幅度で増幅される。又差動増幅回路
３１及び３２の増幅度は周知の様にトランジスタ入３．
６Ｓ及び７のエミッタ回路に適宜抵抗を挿入することに
より、それぞれ個別に異なった増幅度に定めることも出
来、又差動増幅回路３１又は３２の増幅度な個別に変化
させた場合にも互いの増幅回路の増幅度に影響を与えな
い 尚以上の説明に於いて、差動増幅回路はＮＰＮ）う／ジ
スタを用い、カレントミラー回路はＰＮＰ）ランジスタ
を用いて説明したがそれぞれＰＮＰ及びＮＰＮ トラン
ジスタを用いても工く、又ＦＥＴを用いてでも同様の動
作を成すことはもちろんである。
は、差動増幅回路３名で増幅され、トランジスタ６のコ
レクタ出力がカレントミラー回路３３で２倍に増幅され
て出力抱子１３に出力される。従って、トランジスタ２
、Ｓ％へ及び７の特性がそれぞれ等しければ差動増幅回
路３１への差動入力信号に対しては前述の様に差動増幅
回路３１の差動出力のプッシュプル出力であり、増幅回
路３２への差動入力信号に対しては差動増幅回路３２の
シングル出力０２倍の出力であるので、各差動入力信号
はそれぞれ等しい増幅度で増幅される。又差動増幅回路
３１及び３２の増幅度は周知の様にトランジスタ入３．
６Ｓ及び７のエミッタ回路に適宜抵抗を挿入することに
より、それぞれ個別に異なった増幅度に定めることも出
来、又差動増幅回路３１又は３２の増幅度な個別に変化
させた場合にも互いの増幅回路の増幅度に影響を与えな
い 尚以上の説明に於いて、差動増幅回路はＮＰＮ）う／ジ
スタを用い、カレントミラー回路はＰＮＰ）ランジスタ
を用いて説明したがそれぞれＰＮＰ及びＮＰＮ トラン
ジスタを用いても工く、又ＦＥＴを用いてでも同様の動
作を成すことはもちろんである。
たお、第１図に於いて、差動増幅回路３１のトランジス
タ２を正常動作させる為には該トランジスタ２のコレク
ｆベース間は必要な厘ｔＩｔｗ圧に保っ必要があり、必
然的に、差動増幅回路３１への差動入力信号を印加する
入力端子１−と差動ｔｊ１１輪回路３２への差動入力信
号を印加する入力端子５４８との間には、ある直流電位
差が必要になる。第２図はこの様な電位差を与えた実施
例で、閉１図の実施例に於ける差動増幅回路呂の前段に
差動増幅回路８４を設けるか、又は点線内に図示した様
に、差動増幅回路３２の前段に差動１１＃暢回路３５を
設けたものである。
タ２を正常動作させる為には該トランジスタ２のコレク
ｆベース間は必要な厘ｔＩｔｗ圧に保っ必要があり、必
然的に、差動増幅回路３１への差動入力信号を印加する
入力端子１−と差動ｔｊ１１輪回路３２への差動入力信
号を印加する入力端子５４８との間には、ある直流電位
差が必要になる。第２図はこの様な電位差を与えた実施
例で、閉１図の実施例に於ける差動増幅回路呂の前段に
差動増幅回路８４を設けるか、又は点線内に図示した様
に、差動増幅回路３２の前段に差動１１＃暢回路３５を
設けたものである。
即ち詳細な動作説明は省略するも、第２図に於いて差動
増幅回４３４）”！差動入力端子２１％２４１う／ラス
タ２２％２３抵抗２５．２６及び定電流源２７で構成さ
れ、その出力が差動増幅回路３１の差動入力端子１及び
４に印加され、第１図に於いて端＋１及び４の間に印加
した差動入力信号は差動入力端子２１２４の間に印加さ
れる。
増幅回４３４）”！差動入力端子２１％２４１う／ラス
タ２２％２３抵抗２５．２６及び定電流源２７で構成さ
れ、その出力が差動増幅回路３１の差動入力端子１及び
４に印加され、第１図に於いて端＋１及び４の間に印加
した差動入力信号は差動入力端子２１２４の間に印加さ
れる。
又点線内の差動増幅回路３５は差動入力端子４１４２ト
ランジスタ３６３７抵抗３８３９及び定電流源４０で構
成され、その出力が前記入力端子５及び８に印加され、
ｗＬ１図に於いて端子５及び８の曲に印加された差動増
幅回路３又）の差動入力信号１工差動入力端子４１．４
９の間に印加される。
ランジスタ３６３７抵抗３８３９及び定電流源４０で構
成され、その出力が前記入力端子５及び８に印加され、
ｗＬ１図に於いて端子５及び８の曲に印加された差動増
幅回路３又）の差動入力信号１工差動入力端子４１．４
９の間に印加される。
この様な差動増幅回路３１又は３Σのコレクタの直ｖｔ
Ｌ電圧を調整することにより、差動増幅Ｎ路３１及び３
２の直流動作点を足めることか出来る。
Ｌ電圧を調整することにより、差動増幅Ｎ路３１及び３
２の直流動作点を足めることか出来る。
以上の様に、差動増幅回路３１又は３２の前段に差動増
幅回路３４又は３５を設けたので、谷差動入力信号のそ
れぞれの直流電位に制約されることなく良好な動作を成
すことが出来る。
幅回路３４又は３５を設けたので、谷差動入力信号のそ
れぞれの直流電位に制約されることなく良好な動作を成
すことが出来る。
なお、場合によっては差動増幅回路３すび３Σの両方を
用いることが出来ることはもち論である。
用いることが出来ることはもち論である。
尚図示はしなかったが、第１図に於いて入力端子１．４
及び５，８にそれぞれ適切な直流電位を印加した上で、
それぞれの入力端子にカップ＋１ングコンデノサを介し
て差動入力信号を印加しても良いことは勿論である。
及び５，８にそれぞれ適切な直流電位を印加した上で、
それぞれの入力端子にカップ＋１ングコンデノサを介し
て差動入力信号を印加しても良いことは勿論である。
この様に本発明によれば２対の差動入力信号を加算して
増幅し、シングルエンド出力を得ることが出来、又、２
対の差動入力信号は与いに影醤されることなく、個別に
増＠度を定めることが出来る。
増幅し、シングルエンド出力を得ることが出来、又、２
対の差動入力信号は与いに影醤されることなく、個別に
増＠度を定めることが出来る。
第１図及び第２図はそれぞれ本発明の一実施例を示すＮ
略図である。 図中、丑及び扛Ｉｘそれぞれ差動増幅回路、丑はカレッ
トミラー回路である。
略図である。 図中、丑及び扛Ｉｘそれぞれ差動増幅回路、丑はカレッ
トミラー回路である。
Claims (1)
- 第１の差動増幅回路と、第２の差動増幅回路と、カレン
トミラー回路から成り、第１の差動増幅回路の一万の出
力電流路に直列に第２の差動増幅回路を接続し、該＠２
の差動増幅回路の一万のトランジスタの出力電流路をカ
レントミラー回路の入力電流路に接続し、上記カレント
ミラー回路の出力１１ｆｔ、路と、＠１の差動増幅回路
の他方の出力電流路とを出力端子に接続することにより
、上記第１及び第２の差動増幅回路の加算出力を得るこ
とを特徴とする加算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57049649A JPS58166814A (ja) | 1982-03-27 | 1982-03-27 | 加算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57049649A JPS58166814A (ja) | 1982-03-27 | 1982-03-27 | 加算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58166814A true JPS58166814A (ja) | 1983-10-03 |
| JPS6259485B2 JPS6259485B2 (ja) | 1987-12-11 |
Family
ID=12837040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57049649A Granted JPS58166814A (ja) | 1982-03-27 | 1982-03-27 | 加算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166814A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06181432A (ja) * | 1992-09-04 | 1994-06-28 | Nec Corp | 電圧制御発振器制御回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484296A (en) * | 1987-09-26 | 1989-03-29 | Matsushita Electric Industrial Co Ltd | Character/graphic information display device |
-
1982
- 1982-03-27 JP JP57049649A patent/JPS58166814A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06181432A (ja) * | 1992-09-04 | 1994-06-28 | Nec Corp | 電圧制御発振器制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6259485B2 (ja) | 1987-12-11 |
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