JPH06181591A - 多重伝送装置 - Google Patents
多重伝送装置Info
- Publication number
- JPH06181591A JPH06181591A JP4105850A JP10585092A JPH06181591A JP H06181591 A JPH06181591 A JP H06181591A JP 4105850 A JP4105850 A JP 4105850A JP 10585092 A JP10585092 A JP 10585092A JP H06181591 A JPH06181591 A JP H06181591A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- multiplex
- communication
- short circuit
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000002159 abnormal effect Effects 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
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Landscapes
- Small-Scale Networks (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Selective Calling Equipment (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 多重通信線間でショートした場合にも制御情
報の伝送を可能とする。 【構成】 バイアス回路６は、電源に抵抗を介してコレ
クタが接続され、ベースが信号線を介してＣＰＵ８の制
御信号出力端子に接続され、エミッタが抵抗61を介して
分岐バスBUS-B に接続されたトランジスタTR62と、分岐
バスBUS-A にコレクタが接続され、ベースが抵抗を介し
て電源に接続され、エミッタが抵抗64及びダイオードを
介して接地されたTR63とを備える。正常状態では、ＣＰ
Ｕ８からの制御信号としてベース電圧が負荷されTR62は
オンで分岐バスBUS-B は通信可能状態にある。通信不能
状態または多重バス１のツイストペア線１Ａ，１Ｂ間で
ショートするとＣＰＵ８からの制御信号がオフとなり、
TR62のベース電圧が低下してオフとなり分岐バスBUS-B
の通信を中止させる。
報の伝送を可能とする。 【構成】 バイアス回路６は、電源に抵抗を介してコレ
クタが接続され、ベースが信号線を介してＣＰＵ８の制
御信号出力端子に接続され、エミッタが抵抗61を介して
分岐バスBUS-B に接続されたトランジスタTR62と、分岐
バスBUS-A にコレクタが接続され、ベースが抵抗を介し
て電源に接続され、エミッタが抵抗64及びダイオードを
介して接地されたTR63とを備える。正常状態では、ＣＰ
Ｕ８からの制御信号としてベース電圧が負荷されTR62は
オンで分岐バスBUS-B は通信可能状態にある。通信不能
状態または多重バス１のツイストペア線１Ａ，１Ｂ間で
ショートするとＣＰＵ８からの制御信号がオフとなり、
TR62のベース電圧が低下してオフとなり分岐バスBUS-B
の通信を中止させる。
Description
【０００１】
【産業上の利用分野】本発明は、時間分割等により複数
の信号を同時に送信または受信する多重伝送装置、特に
異常状態発生時に適切に対処し得る多重伝送装置に関す
る。
の信号を同時に送信または受信する多重伝送装置、特に
異常状態発生時に適切に対処し得る多重伝送装置に関す
る。
【０００２】
【従来の技術】従来、多重伝送装置における異常処理装
置として、例えば特開昭61−224596号公報に記載された
ものは、負荷制御情報を伝送する多重伝送装置におい
て、電源を正常モードと、必要に応じて電源に接断可能
な異常モードとに分けて設け、異常検出時には異常モー
ドに切り換えて他の負荷への電源ラインを利用して制御
情報を送信するものであり、例えば、前照灯に対する制
御情報が正規のデータ線から送れなくなった場合、イグ
ニッション回路を利用して制御情報を送る異常モードに
切り換えられ、イグニッションスイッチをオンさせた時
に前照灯オンとなるようにしている。
置として、例えば特開昭61−224596号公報に記載された
ものは、負荷制御情報を伝送する多重伝送装置におい
て、電源を正常モードと、必要に応じて電源に接断可能
な異常モードとに分けて設け、異常検出時には異常モー
ドに切り換えて他の負荷への電源ラインを利用して制御
情報を送信するものであり、例えば、前照灯に対する制
御情報が正規のデータ線から送れなくなった場合、イグ
ニッション回路を利用して制御情報を送る異常モードに
切り換えられ、イグニッションスイッチをオンさせた時
に前照灯オンとなるようにしている。
【０００３】
【発明が解決しようとする課題】しかしながら、多重伝
送装置においては、多重伝送路が一対の通信線で構成さ
れており、一方の電信線が断線した場合にも残る正常な
電信線によって制御情報を送ることができるものである
が、この一対の電信線が互いにショートした場合には信
号が全く伝送されなくなるという問題があった。
送装置においては、多重伝送路が一対の通信線で構成さ
れており、一方の電信線が断線した場合にも残る正常な
電信線によって制御情報を送ることができるものである
が、この一対の電信線が互いにショートした場合には信
号が全く伝送されなくなるという問題があった。
【０００４】本発明の目的は、一対の多重通信線で構成
された多重伝送路を用い、この多重通信線間でショート
した場合にも制御情報の伝送を可能とする多重伝送装置
を提供することである。
された多重伝送路を用い、この多重通信線間でショート
した場合にも制御情報の伝送を可能とする多重伝送装置
を提供することである。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に本発明の多重伝送装置は、ツイストペア線等の一対の
多重通信線と、該多重通信線に接続された複数のノード
とを備えた多重伝送装置であって、上記複数のノード
は、各々上記一対の多重通信線間のショートを検出する
ショート検出手段と、ショート検出時に上記一対の多重
通信線の一方の通信動作を停止し、他方のみで通信を行
わせる通信制御手段とを有するものであり、多重通信線
間でショートした場合にも制御情報の伝送を可能とする
ことができる。
に本発明の多重伝送装置は、ツイストペア線等の一対の
多重通信線と、該多重通信線に接続された複数のノード
とを備えた多重伝送装置であって、上記複数のノード
は、各々上記一対の多重通信線間のショートを検出する
ショート検出手段と、ショート検出時に上記一対の多重
通信線の一方の通信動作を停止し、他方のみで通信を行
わせる通信制御手段とを有するものであり、多重通信線
間でショートした場合にも制御情報の伝送を可能とする
ことができる。
【０００６】
【実施例】実施例を図に基づいて説明すると、車両にお
ける多重伝送装置は、多数のノードが各所に配置されて
おり、これらのノードは一対のツイストペア線から成る
多重バス（多重通信線）に接続され、シリアルな２進デ
ータから成る制御信号を送受信するものであり、例えば
図１に示す（ノード２個の場合）ように、一対のツイス
トペア線から成る多重バス１にコラムノード２とエンジ
ンノード３とが接続されており、イグニッションキース
イッチ４のオン・オフ動作による制御信号がコラムノー
ド２から送信され、エンジンノード３が受信して負荷で
あるイグニッションコイル５への通電をオン・オフす
る。各ノードは、バイアス回路６を介して接続された多
重モジュール７及びＣＰＵ８を内蔵している。
ける多重伝送装置は、多数のノードが各所に配置されて
おり、これらのノードは一対のツイストペア線から成る
多重バス（多重通信線）に接続され、シリアルな２進デ
ータから成る制御信号を送受信するものであり、例えば
図１に示す（ノード２個の場合）ように、一対のツイス
トペア線から成る多重バス１にコラムノード２とエンジ
ンノード３とが接続されており、イグニッションキース
イッチ４のオン・オフ動作による制御信号がコラムノー
ド２から送信され、エンジンノード３が受信して負荷で
あるイグニッションコイル５への通電をオン・オフす
る。各ノードは、バイアス回路６を介して接続された多
重モジュール７及びＣＰＵ８を内蔵している。
【０００７】図２において、多重モジュール７は、一対
のツイストペア線１Ａ（電源側），１Ｂ（接地側）から
成る多重バス１より分岐された分岐バスBUS-A , BUS-B
に、バイアス回路６を介して接続されている。バイアス
回路６は、電源に抵抗を介してコレクタが接続され、ベ
ースが信号線66を介してＣＰＵ８のトランジスタ制御信
号出力端子に接続され、エミッタが抵抗61を介して分岐
バスBUS-B に接続されるとともに、抵抗を介して接地さ
れたトランジスタ62と、分岐バスBUS-A にコレクタが接
続され、ベースが抵抗を介して電源に接続され、エミッ
タが抵抗64及びダイオードを介して接地されたトランジ
スタ63とを備えている。
のツイストペア線１Ａ（電源側），１Ｂ（接地側）から
成る多重バス１より分岐された分岐バスBUS-A , BUS-B
に、バイアス回路６を介して接続されている。バイアス
回路６は、電源に抵抗を介してコレクタが接続され、ベ
ースが信号線66を介してＣＰＵ８のトランジスタ制御信
号出力端子に接続され、エミッタが抵抗61を介して分岐
バスBUS-B に接続されるとともに、抵抗を介して接地さ
れたトランジスタ62と、分岐バスBUS-A にコレクタが接
続され、ベースが抵抗を介して電源に接続され、エミッ
タが抵抗64及びダイオードを介して接地されたトランジ
スタ63とを備えている。
【０００８】正常状態においては、ＣＰＵ８からのトラ
ンジスタ制御信号としてベース電圧が負荷されているか
らトランジスタ62はオンしており、分岐バスBUS-B は通
信可能状態にある。通信不能状態または多重バス１のツ
イストペア線１Ａ，１Ｂ間でショートするとＣＰＵ８か
らのトランジスタ制御信号がオフとなり、トランジスタ
62のベース電圧が低下して、トランジスタ62がオフとな
って分岐バスBUS-B の通信を中止させる。
ンジスタ制御信号としてベース電圧が負荷されているか
らトランジスタ62はオンしており、分岐バスBUS-B は通
信可能状態にある。通信不能状態または多重バス１のツ
イストペア線１Ａ，１Ｂ間でショートするとＣＰＵ８か
らのトランジスタ制御信号がオフとなり、トランジスタ
62のベース電圧が低下して、トランジスタ62がオフとな
って分岐バスBUS-B の通信を中止させる。
【０００９】多重モジュール７においては、分岐バスBU
S-A , BUS-B に接続されたダイオードと定電流回路71
Ａ，71Ｂとを備えた平衡型定電流回路で構成されて多重
ＬＳＩ72からの送信データを伝送波形に変換して分岐バ
スBUS-A , BUS-B に送信する送信回路71の入力側に多重
ＬＳＩ72の出力端子ＭＳＯが接続されている。また、送
信回路71と並列に分岐バスBUS-A , BUS-B にそれぞれ接
続されたＡＣカップリングコンデンサ73Ａ，73Ｂと、レ
ベル設定器73Ｃと、比較器73Ｄとを備え、分岐バスBUS-
A , BUS-B からの受信データを論理レベルに変換して多
重ＬＳＩ72伝達する差動型の受信回路73の出力側が多重
ＬＳＩ72の入力端子ＭＳＩに接続されており、発振回路
74から必要な周波数信号が多重ＬＳＩ72に入力される。
S-A , BUS-B に接続されたダイオードと定電流回路71
Ａ，71Ｂとを備えた平衡型定電流回路で構成されて多重
ＬＳＩ72からの送信データを伝送波形に変換して分岐バ
スBUS-A , BUS-B に送信する送信回路71の入力側に多重
ＬＳＩ72の出力端子ＭＳＯが接続されている。また、送
信回路71と並列に分岐バスBUS-A , BUS-B にそれぞれ接
続されたＡＣカップリングコンデンサ73Ａ，73Ｂと、レ
ベル設定器73Ｃと、比較器73Ｄとを備え、分岐バスBUS-
A , BUS-B からの受信データを論理レベルに変換して多
重ＬＳＩ72伝達する差動型の受信回路73の出力側が多重
ＬＳＩ72の入力端子ＭＳＩに接続されており、発振回路
74から必要な周波数信号が多重ＬＳＩ72に入力される。
【００１０】多重ＬＳＩ72は、制御信号データを送受信
するデータ線76と、各種信号線77とによりＣＰＵ８に接
続されており、ＣＰＵ８が負荷と制御データの送受信を
行っている。分岐バスBUS-A , BUS-B から分岐された分
岐線BUS-AA, BUS-BBをＣＰＵ８に接続し、ツイストペア
線１Ａ，１Ｂ間のショートの有無を検出している。な
お、75はアドレス設定部である。
するデータ線76と、各種信号線77とによりＣＰＵ８に接
続されており、ＣＰＵ８が負荷と制御データの送受信を
行っている。分岐バスBUS-A , BUS-B から分岐された分
岐線BUS-AA, BUS-BBをＣＰＵ８に接続し、ツイストペア
線１Ａ，１Ｂ間のショートの有無を検出している。な
お、75はアドレス設定部である。
【００１１】次に、動作について説明すると、送信回路
71から分岐バスBUS-A とBUS-B とで互いに逆向きで略等
しい電流を出力することにより、バイアス回路６によ
り、分岐バスBUS-A とBUS-B に送信される出力波形は或
る基準電位を中心として上下対称に変動する波形となる
（図３参照）。
71から分岐バスBUS-A とBUS-B とで互いに逆向きで略等
しい電流を出力することにより、バイアス回路６によ
り、分岐バスBUS-A とBUS-B に送信される出力波形は或
る基準電位を中心として上下対称に変動する波形となる
（図３参照）。
【００１２】今、多重バス１の一方の線１Ａが接地した
場合には、図４に示すように、断線した線１Ａの信号が
基準電位として一定値になるが、残る他方の線１Ｂが信
号を伝達するために多重伝送が可能となる。
場合には、図４に示すように、断線した線１Ａの信号が
基準電位として一定値になるが、残る他方の線１Ｂが信
号を伝達するために多重伝送が可能となる。
【００１３】多重伝送路に送信を開始するときは、他の
ノードが送信していないことを確認した後、送信を開始
し、送信しながら送信データと受信データとを比較して
不一致があった場合には、他のノードが同時に送信を開
始したものとして送信を中止する。なお、送信するフレ
ームの頭部に、プライオリティに応じて優性・劣性符号
を組み合わせておくことにより、複数のノードが同時に
送信を開始した場合に、優先順位の高いデータのフレー
ムはそのまま送信することができ、優先順位の低いデー
タのフレームは送信を停止することができ、多重バスを
有効に利用することができる。
ノードが送信していないことを確認した後、送信を開始
し、送信しながら送信データと受信データとを比較して
不一致があった場合には、他のノードが同時に送信を開
始したものとして送信を中止する。なお、送信するフレ
ームの頭部に、プライオリティに応じて優性・劣性符号
を組み合わせておくことにより、複数のノードが同時に
送信を開始した場合に、優先順位の高いデータのフレー
ムはそのまま送信することができ、優先順位の低いデー
タのフレームは送信を停止することができ、多重バスを
有効に利用することができる。
【００１４】図５を参照してバイアス回路（通信制御手
段）６の動作を説明すると、ＣＰＵ８が多重バス１のペ
ア線１Ａ，１Ｂ間でショートしていることを検出する
と、トランジスタ制御信号がオフとなり、トランジスタ
62がオフして分岐バスBUS-B をオープンにし、分岐バス
BUS-B を介しての送信を停止させる。正常時には、トラ
ンジスタ制御信号がオンであるから、トランジスタ62が
オンして正常にデータを送受信する。
段）６の動作を説明すると、ＣＰＵ８が多重バス１のペ
ア線１Ａ，１Ｂ間でショートしていることを検出する
と、トランジスタ制御信号がオフとなり、トランジスタ
62がオフして分岐バスBUS-B をオープンにし、分岐バス
BUS-B を介しての送信を停止させる。正常時には、トラ
ンジスタ制御信号がオンであるから、トランジスタ62が
オンして正常にデータを送受信する。
【００１５】なお、ＣＰＵ８からのトランジスタ制御信
号をトランジスタ63のベースに入力させれば、ショート
検出時に分岐バスBUS-A を遮断することができる。
号をトランジスタ63のベースに入力させれば、ショート
検出時に分岐バスBUS-A を遮断することができる。
【００１６】
【発明の効果】本発明は上述のとおり構成されているか
ら、以下に述べるとおりの効果を奏する。一対の多重通
信線間のショートが検出されると、多重通信線の一方の
通信動作を停止し、他方のみで通信を行わせる通信制御
手段とを有するものであり、多重通信線間でショートし
た場合にも制御情報の伝送を可能にして、通信状態を確
保することができる。
ら、以下に述べるとおりの効果を奏する。一対の多重通
信線間のショートが検出されると、多重通信線の一方の
通信動作を停止し、他方のみで通信を行わせる通信制御
手段とを有するものであり、多重通信線間でショートし
た場合にも制御情報の伝送を可能にして、通信状態を確
保することができる。
【図１】 本発明に係る多重転送装置の概略構成図であ
る。
る。
【図２】 本発明に係る各ノードのブロック図である。
【図３】 正常時の伝送信号波形である。
【図４】 ショート検出時の伝送信号波形である。
【図５】 本発明に係る通信制御の動作を示すフローチ
ャートである。
ャートである。
１ 多重バス（多重通信線）、２ コラムノード、３
エンジンノード ４ イグニッションスイッチ、５ イグニッションコイ
ル ６ バイアス回路（通信制御手段）、７ 多重モジュー
ル、８ ＣＰＵ
エンジンノード ４ イグニッションスイッチ、５ イグニッションコイ
ル ６ バイアス回路（通信制御手段）、７ 多重モジュー
ル、８ ＣＰＵ
Claims (1)
- 【請求項１】 一対の多重通信線と、該多重通信線に接
続された複数のノードとを備えた多重伝送装置であっ
て、上記複数のノードは、各々上記一対の多重通信線間
のショートを検出するショート検出手段と、ショート検
出時に上記一対の多重通信線の一方の通信動作を停止
し、他方のみで通信を行わせる通信制御手段とを有する
ことを特徴とする多重伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4105850A JPH06181591A (ja) | 1992-03-31 | 1992-03-31 | 多重伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4105850A JPH06181591A (ja) | 1992-03-31 | 1992-03-31 | 多重伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06181591A true JPH06181591A (ja) | 1994-06-28 |
Family
ID=14418482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4105850A Pending JPH06181591A (ja) | 1992-03-31 | 1992-03-31 | 多重伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06181591A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117783931A (zh) * | 2022-09-20 | 2024-03-29 | 锐捷网络股份有限公司 | 一种一对多总线短路失效的失效点检测方法及装置 |
-
1992
- 1992-03-31 JP JP4105850A patent/JPH06181591A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117783931A (zh) * | 2022-09-20 | 2024-03-29 | 锐捷网络股份有限公司 | 一种一对多总线短路失效的失效点检测方法及装置 |
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