JPH0618204B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0618204B2 JPH0618204B2 JP62005985A JP598587A JPH0618204B2 JP H0618204 B2 JPH0618204 B2 JP H0618204B2 JP 62005985 A JP62005985 A JP 62005985A JP 598587 A JP598587 A JP 598587A JP H0618204 B2 JPH0618204 B2 JP H0618204B2
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- JP
- Japan
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- film
- silicon
- oxide film
- polycrystalline silicon
- conductivity type
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関するものである。
本発明によって、寄生容量が小さく高速動作が可能なバ
イポーラトランジスタを製造することができる。
本発明によって、寄生容量が小さく高速動作が可能なバ
イポーラトランジスタを製造することができる。
第２図は従来のＭＯＳＦＥＴの断面構造図を示したもの
である。従来のｎチャネルＭＯＳＦＥＴはｐ型基板１１
内に、ソースおよびドレインｎ型領域１２，１３を形成
し、ゲート酸化膜１５上にゲート電極１４を有する構造
をしている。なお、１６は選択的に形成された素子分離
用酸化膜である。
である。従来のｎチャネルＭＯＳＦＥＴはｐ型基板１１
内に、ソースおよびドレインｎ型領域１２，１３を形成
し、ゲート酸化膜１５上にゲート電極１４を有する構造
をしている。なお、１６は選択的に形成された素子分離
用酸化膜である。
この様な素子構造では、ソースおよびドレイン電極Ｓ，
Ｄは、ソースおよびドレイン拡散領域１２，１３よりも
小さな穴（コンタクト・ホール）より取り出されなけれ
ばならない。そのため、ソース・ドレイン拡散領域は、
少なくともコンタクト・ホールよりも大きくなり、この
拡散領域と基板１１との間の寄生容量ＣＤＳ，CSSを無
視することはできない。
Ｄは、ソースおよびドレイン拡散領域１２，１３よりも
小さな穴（コンタクト・ホール）より取り出されなけれ
ばならない。そのため、ソース・ドレイン拡散領域は、
少なくともコンタクト・ホールよりも大きくなり、この
拡散領域と基板１１との間の寄生容量ＣＤＳ，CSSを無
視することはできない。
本発明の目的は、高速で動作しうる半導体装置の製造方
法を提供することにある。
法を提供することにある。
本発明は、上記の様な、半導体装置のソース・ドレイン
の寄生容量を減少させて高速化を図るものである。ま
ず、絶縁ゲート形電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）を例にとり説明する。
の寄生容量を減少させて高速化を図るものである。ま
ず、絶縁ゲート形電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）を例にとり説明する。
第３図は、寄生容量ＣＤＳ，ＣＳＳを含んだＭＯＳＦＥ
Ｔの等価回路を示す。このようなＭＯＳＦＥＴは、容量
ＣＤＳおよび次段のゲート容量の充放電時間により素子
の動作速度が定まるため、寄生容量ＣＤＳを減少するこ
とにより高速動作が実現できる。また同様の手法により
バイポーラ・トランジスタでは寄生ベース容量を減少さ
せて高速化を図ることが可能である。
Ｔの等価回路を示す。このようなＭＯＳＦＥＴは、容量
ＣＤＳおよび次段のゲート容量の充放電時間により素子
の動作速度が定まるため、寄生容量ＣＤＳを減少するこ
とにより高速動作が実現できる。また同様の手法により
バイポーラ・トランジスタでは寄生ベース容量を減少さ
せて高速化を図ることが可能である。
参考例１ 第１図はＭＯＳＦＥＴの製造方法を示す工程図であり、
本参考例ではＮチャネルＭＯＳＦＥＴを製造する場合に
ついて説明する。
本参考例ではＮチャネルＭＯＳＦＥＴを製造する場合に
ついて説明する。
ｐ型半導体（Ｓｉ等）基板３０上に酸化膜（SiO2等）３
１，ちっ化膜（Si3N4等）３２，不純物を高温度に含ん
だシリコン膜３３，ちっ化膜３４の多層膜を第１図
（ａ）の様に形成する。
１，ちっ化膜（Si3N4等）３２，不純物を高温度に含ん
だシリコン膜３３，ちっ化膜３４の多層膜を第１図
（ａ）の様に形成する。
本多層膜をマスクとして、シリコン基板３０をエッチン
グして、オーバーハング部（Ａ）を形成する。次に高温
水蒸気中で酸化し、酸化膜（SiO2）３５を形成する。ち
っ化膜３４を除去し、第１図（ｂ）の様に、Ｍｏ等の金
属物質３６を蒸着する。また、ＭＯＳＦＥＴの幅方向の
酸化膜３５がエッチングされない様にレジスト等のマス
ク含せを行う。なお、３７は酸化膜である。
グして、オーバーハング部（Ａ）を形成する。次に高温
水蒸気中で酸化し、酸化膜（SiO2）３５を形成する。ち
っ化膜３４を除去し、第１図（ｂ）の様に、Ｍｏ等の金
属物質３６を蒸着する。また、ＭＯＳＦＥＴの幅方向の
酸化膜３５がエッチングされない様にレジスト等のマス
ク含せを行う。なお、３７は酸化膜である。
金属３６をマスクとして、オーバーハング部の酸化膜３
５をエッチングし、３６を除去後、全面に低不純物濃度
のシリコン膜３８を堆積する。その後後、高温に熱処理
し、シリコン層３３中の不純物をシリコン層３８内の３
３０まで拡散させる。（第１図(ｃ)） シリコンのエッチング液、たとえば Ｈ Ｆ ：ＨＮ
Ｏ３：ＣＨ３ＣＯＯＨ＝１：３：８等のエッチング液で
３３，３３０のみを選択的にエッチングし、ちっ化膜３
２を露出させる。（第１図(ｄ)） シリコン層３８にｎ型不純物を拡散し、ソースおよびド
レイン領域３１０を形成し、シリコン層３８を酸化して
酸化膜（SiO3）３９を形成し、その後ちっ化膜３２を除
去する。（第１図(ｅ)） 酸化膜３１を除去し、ゲート絶縁膜（SiO2等）３１１を
形成する。（第１図(ｆ)） ソースおよびドレイン引出し用シリコン層３８上の酸化
膜３９の一部をエッチングし、金属性電型３１２，３１
４を形成し、ソース・ドレイン電極とする。また、ゲー
ト絶縁膜上に金属性電極、たとえばシリコン属およびモ
リブデン属を形成しゲート電極３１３とする。（第１図
(ｇ)） 第１図（ｇ）に示した様に、本参考例において製造され
たＭＯＳＦＥＴでは、ソースおよびドレイン電極は、絶
縁膜（SiO2等）３５上のシリコン層３８から引出されて
いるため、拡散法で形成するソース・ドレイン領域３１
０を従来の素子に比べて著しく小さくすることができ
る。その結果、第２図に示した従来のＭＯＳＦＥＴの有
する寄生容量ＣＤＳ，ＣＳＳを著しく減少でき、高速な
動作が可能となる。
５をエッチングし、３６を除去後、全面に低不純物濃度
のシリコン膜３８を堆積する。その後後、高温に熱処理
し、シリコン層３３中の不純物をシリコン層３８内の３
３０まで拡散させる。（第１図(ｃ)） シリコンのエッチング液、たとえば Ｈ Ｆ ：ＨＮ
Ｏ３：ＣＨ３ＣＯＯＨ＝１：３：８等のエッチング液で
３３，３３０のみを選択的にエッチングし、ちっ化膜３
２を露出させる。（第１図(ｄ)） シリコン層３８にｎ型不純物を拡散し、ソースおよびド
レイン領域３１０を形成し、シリコン層３８を酸化して
酸化膜（SiO3）３９を形成し、その後ちっ化膜３２を除
去する。（第１図(ｅ)） 酸化膜３１を除去し、ゲート絶縁膜（SiO2等）３１１を
形成する。（第１図(ｆ)） ソースおよびドレイン引出し用シリコン層３８上の酸化
膜３９の一部をエッチングし、金属性電型３１２，３１
４を形成し、ソース・ドレイン電極とする。また、ゲー
ト絶縁膜上に金属性電極、たとえばシリコン属およびモ
リブデン属を形成しゲート電極３１３とする。（第１図
(ｇ)） 第１図（ｇ）に示した様に、本参考例において製造され
たＭＯＳＦＥＴでは、ソースおよびドレイン電極は、絶
縁膜（SiO2等）３５上のシリコン層３８から引出されて
いるため、拡散法で形成するソース・ドレイン領域３１
０を従来の素子に比べて著しく小さくすることができ
る。その結果、第２図に示した従来のＭＯＳＦＥＴの有
する寄生容量ＣＤＳ，ＣＳＳを著しく減少でき、高速な
動作が可能となる。
第４図は、第１図（ｂ）で説明した金属性マスク３６を
蒸着する際、やや斜め蒸着を行うことによって、オーバ
ーハング部の絶縁膜３５のエッチング穴を小さくさせて
調製作したＭＯＳＦＥＴの断面図である。第４図では第
３図に比べソース・ドレイン領域がより減少しており、
また深さ方向寸法も浅くなっているため、短チャネルＭ
ＯＳＦＥＴで問題となるしきい値電圧のバラツキ、２次
効果を少なくすることができる。
蒸着する際、やや斜め蒸着を行うことによって、オーバ
ーハング部の絶縁膜３５のエッチング穴を小さくさせて
調製作したＭＯＳＦＥＴの断面図である。第４図では第
３図に比べソース・ドレイン領域がより減少しており、
また深さ方向寸法も浅くなっているため、短チャネルＭ
ＯＳＦＥＴで問題となるしきい値電圧のバラツキ、２次
効果を少なくすることができる。
参考例２． 第５図は、他の製造方法を示す工程図である。製造工程
を図にしたがって説明する。なお、ｎチャネルＭＯＳＦ
ＥＴを例にとる。
を図にしたがって説明する。なお、ｎチャネルＭＯＳＦ
ＥＴを例にとる。
ｐ型半導体（Ｓｉ等）基板５０上に酸化膜（SiO2等）５
１、ちっ化膜（Si3N4等）５２高不純物濃度のシリコン
膜５３，ちっ化膜５４なる多層膜を形成し、図の様にパ
ターンニングする。（第５図(ａ)） 上記多層膜をマスクとして、基板５０をエッチングす
る。その後酸化膜（SiO2）５５を形成し、ちっ化膜５４
を除去し、さらにちっ化膜５２をサイドエッチングす
る。（第５図(ｂ)） ちっ化膜５２をマスクとして、酸化膜５１をエッチング
して、図中Ａで基板シリコン面を露出させ、その後、低
不純物濃度のシリコン層５６を堆積する。このとき、シ
リコン層５６はシリコン基板表面の“Ａ”部分をおおう
様に形成させる。その後熱処理を行い、シリコン層５３
中の不純物をシリコン層５６に拡散させ、高不純物濃度
領域を５３０にまで広げる。（第５図(ｃ)） シリコンのエッチング液、たとえばＨＦとＨＮＯ３等の
混液を用いて高不純物濃度部分のシリコン層５３，５３
０を除去し、ちっ化膜５２を露出させる。その後、不純
物をシリコン層５６に拡散してｎ型伝導とする。このと
き、不純物はシリコン層５６を介して“Ａ”部分より基
板内に拡散されるため、ｎ型ソース・ドレイン領域５１
０が形成される。次にシリコン層５６の表面を酸化し、
酸化膜５６０を形成する。（第５図(ｄ)） ちっ化膜５２，酸化膜５１を除去し、ゲート絶縁膜（Si
O2等）５１１をソース・ドレイン間に形成し、酸化膜５
６０の一部を開穴し、ソース・ドレイン，ゲート電極５
７，５９，５８を形成する。まず、本参考例では、多層
膜、シリコン層５６、電極５７，５８，５９のパターニ
ングが必要である。
１、ちっ化膜（Si3N4等）５２高不純物濃度のシリコン
膜５３，ちっ化膜５４なる多層膜を形成し、図の様にパ
ターンニングする。（第５図(ａ)） 上記多層膜をマスクとして、基板５０をエッチングす
る。その後酸化膜（SiO2）５５を形成し、ちっ化膜５４
を除去し、さらにちっ化膜５２をサイドエッチングす
る。（第５図(ｂ)） ちっ化膜５２をマスクとして、酸化膜５１をエッチング
して、図中Ａで基板シリコン面を露出させ、その後、低
不純物濃度のシリコン層５６を堆積する。このとき、シ
リコン層５６はシリコン基板表面の“Ａ”部分をおおう
様に形成させる。その後熱処理を行い、シリコン層５３
中の不純物をシリコン層５６に拡散させ、高不純物濃度
領域を５３０にまで広げる。（第５図(ｃ)） シリコンのエッチング液、たとえばＨＦとＨＮＯ３等の
混液を用いて高不純物濃度部分のシリコン層５３，５３
０を除去し、ちっ化膜５２を露出させる。その後、不純
物をシリコン層５６に拡散してｎ型伝導とする。このと
き、不純物はシリコン層５６を介して“Ａ”部分より基
板内に拡散されるため、ｎ型ソース・ドレイン領域５１
０が形成される。次にシリコン層５６の表面を酸化し、
酸化膜５６０を形成する。（第５図(ｄ)） ちっ化膜５２，酸化膜５１を除去し、ゲート絶縁膜（Si
O2等）５１１をソース・ドレイン間に形成し、酸化膜５
６０の一部を開穴し、ソース・ドレイン，ゲート電極５
７，５９，５８を形成する。まず、本参考例では、多層
膜、シリコン層５６、電極５７，５８，５９のパターニ
ングが必要である。
以上述べた如く、本発明は、ＭＯＳＦＥＴのソース・ド
レイン領域が酸化膜上に形成されるため、各容量が減少
する。
レイン領域が酸化膜上に形成されるため、各容量が減少
する。
本発明による素子構造と従来素子構造との各容量を３μ
ｍ・ＥＤＭＩＳゲート技術の場合について比較を行って
みると、ゲート基板間容量は、約0.3ｐＦ程度で両者と
もほぼ同一であるが、ドレイン・基板間容量は従来素子
で約0.2ｐＦ、本発明による素子で約0.01ｐＦと１桁以
上も減少する。Ｅ・Ｄ・ＭＯＳゲートでは、負荷容量は
ゲート・基板容量と、ドレイン・基板容量の和で、ほぼ
近似されるため、本発明による素子構造を用いると、負
荷容量はほぼゲート・基板間容量のみで定まることにな
る。
ｍ・ＥＤＭＩＳゲート技術の場合について比較を行って
みると、ゲート基板間容量は、約0.3ｐＦ程度で両者と
もほぼ同一であるが、ドレイン・基板間容量は従来素子
で約0.2ｐＦ、本発明による素子で約0.01ｐＦと１桁以
上も減少する。Ｅ・Ｄ・ＭＯＳゲートでは、負荷容量は
ゲート・基板容量と、ドレイン・基板容量の和で、ほぼ
近似されるため、本発明による素子構造を用いると、負
荷容量はほぼゲート・基板間容量のみで定まることにな
る。
なお、ゲート長が狭くなるにつれて、ドレイン・基板間
容量の負荷容量に対する割合は大きくなるため、本発明
による構造は短チャネルＭＯＳＦＥＴの高速化に適して
いる。
容量の負荷容量に対する割合は大きくなるため、本発明
による構造は短チャネルＭＯＳＦＥＴの高速化に適して
いる。
実施例１ 本発明を、バイポーラ・ＬＳＩに応用した例を示す。
第６図（ａ）において、ｐ型半導体（Ｓｉ等）基板６０
上にｎ型埋込層６１を設け、ｎ型エピタキシャル層６４
を形成する。次にｐ型分離領域６２、深いｎ拡散領域６
３を形成する分離領域６２は、エピタキシャル成長後、
表面より拡散により形成してもよいが、エピタキシャル
成長前、基板にｐ型不純物を埋込み、湧き上り法を用い
てもよい。また分離領域は、酸化膜分離技術を用いて、
厚い酸化膜で形成することも可能である。
上にｎ型埋込層６１を設け、ｎ型エピタキシャル層６４
を形成する。次にｐ型分離領域６２、深いｎ拡散領域６
３を形成する分離領域６２は、エピタキシャル成長後、
表面より拡散により形成してもよいが、エピタキシャル
成長前、基板にｐ型不純物を埋込み、湧き上り法を用い
てもよい。また分離領域は、酸化膜分離技術を用いて、
厚い酸化膜で形成することも可能である。
第６図（ａ）の構造を形成後、第５図（ａ）に述べた多
層膜を第６図（ａ）内のエピタキシャルｎ形領域６４表
面に設ける。その後第５図（ｂ）〜（ｄ）と同様の工程
により、第６図（ｂ）の構造を作成できる。
層膜を第６図（ａ）内のエピタキシャルｎ形領域６４表
面に設ける。その後第５図（ｂ）〜（ｄ）と同様の工程
により、第６図（ｂ）の構造を作成できる。
第６図（ｂ）中で、６８，６９は多層膜中のちっ化膜お
よび酸化膜であり、６５，６７は熱酸化膜、６６はｐ型
シリコン層、６１０は６６から拡散されてエピタキシャ
ル層内に形成されたｐ型外部ベース領域である。
よび酸化膜であり、６５，６７は熱酸化膜、６６はｐ型
シリコン層、６１０は６６から拡散されてエピタキシャ
ル層内に形成されたｐ型外部ベース領域である。
ちっ化膜６８，酸化膜６９を除去し、開穴部より、イオ
ン打込み法または拡散法により、不純物を添加し、ｐ型
ベース領域６１１を作成し、さらに同一開穴部よりｎ型
不純物を添加してエミッタ領域６１２を形成する。次
に、酸化膜６５，６７の一部を開穴し、電極６１３，６
１４，６１５を形成し、エミッタ，ベース，コレクタ電
極とする。（第６図（c）） 実施例２ 本発明による製造方法を集積注入論理（ＩＩＬ）素子に
応用した例を示す。第７図は、実施例によって形成され
た２コレクタＩＩＬの断面構造図である。製造方法は実
施例１とほぼ同一である。ｐ型半導体（Ｓｉ等）基板６
０にｎ型埋込層６１を形成し、エピタキシャル層６４を
成長させる。その後、実施例２で述べた方法と同じ様
に、多層膜を、ラテラルｐｎｐトランジスタを製作する
個所Ｑ１に、またｎｐｎトランジスタを製作する個所Ｑ
２，Ｑ３に堆積する。その後、エピタキシャル層を選択
的にエッチングし、酸化，シリコン層堆積，酸化を行う
ことにより、ＩＩＬが製作できる。なお、６５，６７は
絶縁膜（SiO2等）６６はｐ型シリコン層、６１０はラテ
ラルｐｎｐトランジスタのエミッタおよびコレクタ領
域、６１１および６１２はｎｐｎトランジスタのベース
およびエミッタ領域、７１，７２，７３はそれぞれイン
ジェクタ，ベース，コレクタ電極である。
ン打込み法または拡散法により、不純物を添加し、ｐ型
ベース領域６１１を作成し、さらに同一開穴部よりｎ型
不純物を添加してエミッタ領域６１２を形成する。次
に、酸化膜６５，６７の一部を開穴し、電極６１３，６
１４，６１５を形成し、エミッタ，ベース，コレクタ電
極とする。（第６図（c）） 実施例２ 本発明による製造方法を集積注入論理（ＩＩＬ）素子に
応用した例を示す。第７図は、実施例によって形成され
た２コレクタＩＩＬの断面構造図である。製造方法は実
施例１とほぼ同一である。ｐ型半導体（Ｓｉ等）基板６
０にｎ型埋込層６１を形成し、エピタキシャル層６４を
成長させる。その後、実施例２で述べた方法と同じ様
に、多層膜を、ラテラルｐｎｐトランジスタを製作する
個所Ｑ１に、またｎｐｎトランジスタを製作する個所Ｑ
２，Ｑ３に堆積する。その後、エピタキシャル層を選択
的にエッチングし、酸化，シリコン層堆積，酸化を行う
ことにより、ＩＩＬが製作できる。なお、６５，６７は
絶縁膜（SiO2等）６６はｐ型シリコン層、６１０はラテ
ラルｐｎｐトランジスタのエミッタおよびコレクタ領
域、６１１および６１２はｎｐｎトランジスタのベース
およびエミッタ領域、７１，７２，７３はそれぞれイン
ジェクタ，ベース，コレクタ電極である。
以上述べた如く、本発明によれば、 寄生容量が小さく、高速度を動作するバイポーラトラン
ジスタを形成できる。
ジスタを形成できる。
第１図は本発明のＭＯＳＦＥＴの参考例の製造方法を工
程順に示す断面図、第２図は従来のＭＯＳＦＥＴの構造
を示す断面図、第３図は第１図のＭＯＳＦＥＴの等価回
路図、第４図は本発明のＭＯＳＦＥＴの他の参考例を示
す断面図、第５図は本発明のＭＯＳＦＥＴのさらに他の
参考例の製造方法を工程順に示す断面図、第６図は本発
明の第１の実施例を工程順に示す断面図、第７図は、本
発明の第２の実施例において形成されたＩＩＬを示す断
面図である。 ３０……半導体基板（Ｓｉ等）、３１……酸化膜（Ｓｉ
Ｏ２等）、３２……窒化膜（Ｓｉ３Ｎ４等）、３３……
Ｓｉ膜、３４……窒化膜（Ｓｉ３Ｎ４等）、３５，３９
……（ＳｉＯ２等）、３８……Ｓｉ膜、３１０……拡散
層。
程順に示す断面図、第２図は従来のＭＯＳＦＥＴの構造
を示す断面図、第３図は第１図のＭＯＳＦＥＴの等価回
路図、第４図は本発明のＭＯＳＦＥＴの他の参考例を示
す断面図、第５図は本発明のＭＯＳＦＥＴのさらに他の
参考例の製造方法を工程順に示す断面図、第６図は本発
明の第１の実施例を工程順に示す断面図、第７図は、本
発明の第２の実施例において形成されたＩＩＬを示す断
面図である。 ３０……半導体基板（Ｓｉ等）、３１……酸化膜（Ｓｉ
Ｏ２等）、３２……窒化膜（Ｓｉ３Ｎ４等）、３３……
Ｓｉ膜、３４……窒化膜（Ｓｉ３Ｎ４等）、３５，３９
……（ＳｉＯ２等）、３８……Ｓｉ膜、３１０……拡散
層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮崎 隆雄 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 上原 敬二郎 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 玉置 洋一 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 岡部 隆博 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 佐藤 朗 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭53−53255（ＪＰ，Ａ) 特開 昭54−70776（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１導電型を有する半導体基板の表面上
に、所定の形状を有する第１の酸化シリコン膜、第１の
窒化シリコン膜、不純物濃度が高い第１の多結晶シリコ
ン膜および第２の窒化シリコン膜を積層して形成する工
程と、上記半導体基板の露出された表面をエッチして凸
部を形成する工程と、上記半導体基板の露出された表面
を覆う第２の酸化シリコン膜を形成する工程と、上記第
２の窒化シリコン膜を除去し、さらに上記第１の窒化シ
リコン膜をサイドエッチする工程と、上記第１の酸化シ
リコン膜の露出された部分を除去して上記凸部の上面の
一部を露出させる工程と、不純物濃度が低い第２の多結
晶シリコン膜を全面に形成する工程と、熱処理を行って
上記第１の多結晶シリコン膜中に含まれる不純物を、上
記第２の多結晶シリコン膜の上記第１の多結晶シリコン
膜との接触部近傍に拡散させる工程と、上記第１の多結
晶シリコン膜および上記第２の多結晶シリコン膜の不純
物濃度が高い部分を除去して上記第１の窒化シリコン膜
の表面を露出させる工程と、上記第１導電型とは逆の第
２導電型を有する不純物を上記第２の多結晶シリコン膜
にドープするとともに、上記凸部の上縁部内に上記第２
の多結晶シリコン膜を介して上記不純物をドープする工
程と、上記第２の多結晶シリコン膜の表面を酸化して第
３の酸化シリコン膜を形成する工程と、上記第１の窒化
シリコン膜および上記第１の酸化シリコン膜を除去する
工程と、上記凸部の表面領域内に上記第２導電型を有す
るベースを形成する工程と、当該ベースの表面領域内に
上記第１導電型を有するエミッタを形成する工程を含む
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62005985A JPH0618204B2 (ja) | 1987-01-16 | 1987-01-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62005985A JPH0618204B2 (ja) | 1987-01-16 | 1987-01-16 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59004825A Division JPS59139678A (ja) | 1984-01-17 | 1984-01-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62188278A JPS62188278A (ja) | 1987-08-17 |
| JPH0618204B2 true JPH0618204B2 (ja) | 1994-03-09 |
Family
ID=11626098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62005985A Expired - Lifetime JPH0618204B2 (ja) | 1987-01-16 | 1987-01-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618204B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1010158A (en) * | 1973-01-05 | 1977-05-10 | Westinghouse Electric Corporation | Epitaxially grown silicon layers with relatively long minority carrier lifetimes |
| JPS5346288A (en) * | 1976-10-08 | 1978-04-25 | Fujitsu Ltd | Mis type semiconductor device |
| JPS5353255A (en) * | 1976-10-26 | 1978-05-15 | Toshiba Corp | Manufacture of semiconductor device |
-
1987
- 1987-01-16 JP JP62005985A patent/JPH0618204B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62188278A (ja) | 1987-08-17 |
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