JPH0618209B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0618209B2 JPH0618209B2 JP62300958A JP30095887A JPH0618209B2 JP H0618209 B2 JPH0618209 B2 JP H0618209B2 JP 62300958 A JP62300958 A JP 62300958A JP 30095887 A JP30095887 A JP 30095887A JP H0618209 B2 JPH0618209 B2 JP H0618209B2
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Landscapes
- Electrodes Of Semiconductors (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法、特にシリコン基板上に
形成された半導体装置の一部をIII−Ｖ族化合物半導体
材料で形成されている半導体装置のオーミックコンタク
ト形成方法に関する。
形成された半導体装置の一部をIII−Ｖ族化合物半導体
材料で形成されている半導体装置のオーミックコンタク
ト形成方法に関する。
従来、シリコン基板上にその一部をIII−Ｖ族化合物半
導体材料を用いて形成された半導体装置は、装置製造工
程中、III−Ｖ族化合物半導体が表面に出る構造となっ
ているため、配線などの工程において、シリコン及びII
I−Ｖ族化合物半導体のそれぞれに適した配線材料や方
法を用いて別々に行っていた。
導体材料を用いて形成された半導体装置は、装置製造工
程中、III−Ｖ族化合物半導体が表面に出る構造となっ
ているため、配線などの工程において、シリコン及びII
I−Ｖ族化合物半導体のそれぞれに適した配線材料や方
法を用いて別々に行っていた。
上述の従来法では、例えば配線工程はシリコン及びIII
−Ｖ族化合物半導体に対して別々に行わなければなら
ず、シリコンの半導体装置のように、一度の配線工程で
良いものに比べ製造工程が複雑になる。また、製造工程
中、III−Ｖ族化合物半導体が表面に出るため、III−Ｖ
族化合物半導体による不純物汚染が問題となり、III−
Ｖ族化合物半導体使用後はシリコンプロセスラインを使
用できない。さらに、III−Ｖ族化合物半導体材料がシ
リコン材料に比べオーミックコンタクトが取りにくい場
合は、装置の電気的特性が不安定になるという欠点があ
った。
−Ｖ族化合物半導体に対して別々に行わなければなら
ず、シリコンの半導体装置のように、一度の配線工程で
良いものに比べ製造工程が複雑になる。また、製造工程
中、III−Ｖ族化合物半導体が表面に出るため、III−Ｖ
族化合物半導体による不純物汚染が問題となり、III−
Ｖ族化合物半導体使用後はシリコンプロセスラインを使
用できない。さらに、III−Ｖ族化合物半導体材料がシ
リコン材料に比べオーミックコンタクトが取りにくい場
合は、装置の電気的特性が不安定になるという欠点があ
った。
本発明の目的は上記問題点を解消した半導体装置の製造
方法を提供することにある。
方法を提供することにある。
本発明はシリコン基板上に形成された半導体装置の一部
がIII−Ｖ族化合物半導体で形成されている半導体装置
において、ｎ又はｐ形の前記III−Ｖ族化合物半導体上
に、シリコン膜を形成する工程と、前記シリコン膜と前
記III−Ｖ族化合物半導体界面に、前記III−Ｖ族化合物
半導体の構成元素のうち、ｎ又はｐ形を形成する不純物
であるシリコンがはいるべきでない格子位置の元素をイ
オン注入する工程と、前記シリコン及びIII−Ｖ族化合
物半導体で形成された部分に、同時に電極を形成する工
程とを含むことを特徴とする半導体装置の製造方法であ
る。
がIII−Ｖ族化合物半導体で形成されている半導体装置
において、ｎ又はｐ形の前記III−Ｖ族化合物半導体上
に、シリコン膜を形成する工程と、前記シリコン膜と前
記III−Ｖ族化合物半導体界面に、前記III−Ｖ族化合物
半導体の構成元素のうち、ｎ又はｐ形を形成する不純物
であるシリコンがはいるべきでない格子位置の元素をイ
オン注入する工程と、前記シリコン及びIII−Ｖ族化合
物半導体で形成された部分に、同時に電極を形成する工
程とを含むことを特徴とする半導体装置の製造方法であ
る。
III−Ｖ族化合物半導体上に基板と同じシリコン膜を有
することにより、III−Ｖ族化合物半導体は表面に露出
することがなく、III−Ｖ族化合物半導体による不純物
汚染が阻止され、シリコンのプロセスラインが使用で
き、III−Ｖ族化合物半導体の配線をシリコンの配線と
別に行う必要がない。一括配線によりプロセスが簡略化
できる。また、III−Ｖ族化合物半導体とシリコンの界
面に、III−Ｖ族化合物半導体の構成元素のうち、ｎ又
はｐ形を形成している不純物であるシリコンがはいるべ
きでない格子位置の元素をイオン注入することにより界
面の自然酸化膜がミキシングされ、エレクトロンのバリ
アを除去できる。しかも、界面の化合物半導体側におい
て、シリコンがはいるべきでない格子位置の元素が過剰
になるため、シリコンがより効果的に本来入るべき格子
位置にはいり、界面のキャリア濃度を高くすることがで
き、オーミックコンタクトがとりやすく、コンタクト抵
抗を下げることができる。
することにより、III−Ｖ族化合物半導体は表面に露出
することがなく、III−Ｖ族化合物半導体による不純物
汚染が阻止され、シリコンのプロセスラインが使用で
き、III−Ｖ族化合物半導体の配線をシリコンの配線と
別に行う必要がない。一括配線によりプロセスが簡略化
できる。また、III−Ｖ族化合物半導体とシリコンの界
面に、III−Ｖ族化合物半導体の構成元素のうち、ｎ又
はｐ形を形成している不純物であるシリコンがはいるべ
きでない格子位置の元素をイオン注入することにより界
面の自然酸化膜がミキシングされ、エレクトロンのバリ
アを除去できる。しかも、界面の化合物半導体側におい
て、シリコンがはいるべきでない格子位置の元素が過剰
になるため、シリコンがより効果的に本来入るべき格子
位置にはいり、界面のキャリア濃度を高くすることがで
き、オーミックコンタクトがとりやすく、コンタクト抵
抗を下げることができる。
以下に本発明の実施例を図によって説明する。
第１図(a)〜(c)は本発明の製造方法を説明するためのシ
リコンヘテロバイポーラの一実施例である。
リコンヘテロバイポーラの一実施例である。
第１図(a)において、比抵抗10Ωcmのｐ形シリコン基板
１上に、イオン注入により、リン及びボロンをそれぞれ
１×1012/cm2、150KeV及び１×1014/cm2、30KeV注入
し、これをアニールして、ｎ形コレクタ２及びｐ形ベー
ス３を形成したのち、酸化膜４を5000Å堆積し、エミッ
タの窓明けをを行う。次いで、第１図(b)のようにエミ
ッタ材料であるｎ形のガリウムヒ素をエピ成長し、ｎ形
エミッタ５を形成後、シリコン膜６をエピ成長により30
0 Å行い、エミッタ形成を行う。ｎ形エミッタ５のガリ
ウムヒ素とシリコン膜６との界面に濃度のピークがくる
ようにヒ素のイオン注入を５×1015/cm2行い、ラピッド
・サーマル・アニールを900 ℃、５秒行う。その後、第
１図(c)に示すようにパッシベーション酸化膜７を5000
Å堆積し、ベース、コレクタ、エミッタのコンタクトホ
ール形成、配線８を同時に行う。
１上に、イオン注入により、リン及びボロンをそれぞれ
１×1012/cm2、150KeV及び１×1014/cm2、30KeV注入
し、これをアニールして、ｎ形コレクタ２及びｐ形ベー
ス３を形成したのち、酸化膜４を5000Å堆積し、エミッ
タの窓明けをを行う。次いで、第１図(b)のようにエミ
ッタ材料であるｎ形のガリウムヒ素をエピ成長し、ｎ形
エミッタ５を形成後、シリコン膜６をエピ成長により30
0 Å行い、エミッタ形成を行う。ｎ形エミッタ５のガリ
ウムヒ素とシリコン膜６との界面に濃度のピークがくる
ようにヒ素のイオン注入を５×1015/cm2行い、ラピッド
・サーマル・アニールを900 ℃、５秒行う。その後、第
１図(c)に示すようにパッシベーション酸化膜７を5000
Å堆積し、ベース、コレクタ、エミッタのコンタクトホ
ール形成、配線８を同時に行う。
以上のように、本発明によるときにはシリコン基板上の
一部に化合物半導体材料を用いて形成された半導体装置
の製造にあたり、シリコンのプロセスを使用できるた
め、製造プロセスの簡易化、オーミックコンタクトの安
定化に優れた効果を得ることができる。
一部に化合物半導体材料を用いて形成された半導体装置
の製造にあたり、シリコンのプロセスを使用できるた
め、製造プロセスの簡易化、オーミックコンタクトの安
定化に優れた効果を得ることができる。
第１図(a)〜(c)は本発明の一実施例の製造方法を工程順
に示す断面図である。 １……シリコン基板、２……ｎ形コレクタ ３……ｐ形ベース、4,7……酸化膜 ５……ｎ形エミッタ、６……シリコン膜 ８……配線
に示す断面図である。 １……シリコン基板、２……ｎ形コレクタ ３……ｐ形ベース、4,7……酸化膜 ５……ｎ形エミッタ、６……シリコン膜 ８……配線
Claims (1)
- 【請求項１】シリコン基板上に形成された半導体装置の
一部がIII−Ｖ族化合物半導体で形成されている半導体
装置において、ｎ又はｐ形の前記III−Ｖ族化合物半導
体上に、シリコン膜を形成する工程と、前記シリコン膜
と前記III−Ｖ族化合物半導体界面に、前記III−Ｖ族化
合物半導体の構成元素のうち、ｎ又はｐ形を形成する不
純物であるシリコンがはいるべきでない格子位置の元素
をイオン注入する工程と、前記シリコン及びIII−Ｖ族
化合物半導体で形成された部分に、同時に電極を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300958A JPH0618209B2 (ja) | 1987-11-27 | 1987-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300958A JPH0618209B2 (ja) | 1987-11-27 | 1987-11-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01143263A JPH01143263A (ja) | 1989-06-05 |
| JPH0618209B2 true JPH0618209B2 (ja) | 1994-03-09 |
Family
ID=17891130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300958A Expired - Lifetime JPH0618209B2 (ja) | 1987-11-27 | 1987-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618209B2 (ja) |
-
1987
- 1987-11-27 JP JP62300958A patent/JPH0618209B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01143263A (ja) | 1989-06-05 |
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