JPH061822B2

JPH061822B2 - 半導体集積回路装置の製法

Info

Publication number: JPH061822B2
Application number: JP1128812A
Authority: JP
Inventors: 修二池田; 幸一長沢; 怜目黒; 昌山本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-05-24
Filing date: 1989-05-24
Publication date: 1994-01-05
Anticipated expiration: 2009-01-05
Also published as: JPH0214567A

Description

【発明の詳細な説明】本発明は、半導体集積回路装置に関するものであり、特
に、スタティック型ランダムアクセスメモリを備えた半
導体集積回路装置〔以下、ＳＲＡＭ(StaticRandomAcces
sMemory)という〕に適用して有効な技術に関するもので
ある。

〔背景技術〕

ＳＲＡＭのメモリセルは、その占有面積を縮小するため
に、負荷ＭＩＳＦＥＴに替えて多結晶シリコン膜で形成
した抵抗素子で構成される傾向にある。

この抵抗素子は、不純物導入用マスクで高電位が印加さ
れる電源電圧用配線と同一の多結晶シリコン膜に抵抗値
を低減する不純物を導入させず、この後、所定のパター
ンニングを施して形成する。このため、不純物導入用マ
スク、不純物の拡散状態、パターンニング等の加工のバ
ラツキにより、メモリセルの抵抗素子の抵抗値にバラツ
キを生じ易い。また集積度を向上させるために、抵抗素
子と電源電圧配線とを一体化して、フリップフロップ回
路のＭＩＳＦＥＴのゲート電極より上に絶縁膜を介し、
なおかつ、ゲート電極と同方向に抵抗素子を形成する方
法をとる傾向がある。この場合、抵抗素子をゲート電極
の真上に重ね合わせることが最も望ましい。しかしなが
ら、ゲート電極上に抵抗素子を重ねる場合、例えば、パ
ターンニングを施すための露光やエッチングの歩留りを
良くするために、素子相互間を等間隔にする場合、抵抗
素子をゲート電極の真上から半導体領域にずらして重ね
ることが多い。その場合、半導体領域からの電界の影響
を受け所望の抵抗値を得られない場合がある。

かかる技術における検討の結果、本発明者は以下の理由
によって、ＳＲＡＭの電気的信頼性を向上することがで
きないという問題点を見い出した。すなわち (1)メモリセルに書き込まれた情報（電圧）に対して、
抵抗素子から供給される電流値が異なるので、情報の安
定な保持をすることができず、情報の読み出し動作にお
ける動作マージンが小さくなる。

(2)ドレイン電圧による電界の影響を受けやすいので、
十分に抵抗値が得られず、スタンバイ電流が大きくな
る。

なお、ＳＲＡＭのメモリセルを構成する抵抗素子の抵抗
値を制御する技術として、例えば、特開昭５７−１７８
３５９号公報がある。

〔発明の概要〕

本発明は、高集積密度でなおかつ情報の安定な保持が可
能な半導体集積回路装置の製法を提供することを目的と
している。

かかる目的を達成するための本発明は下記の製法に特徴
づけられているものである。

電源電圧線と基準電圧線との間に電気的接続された、抵
抗素子とＭＩＳＦＥＴとの直列回路の一対を互いに交差
結合してなるフリップフロップ回路と、該フリップフロ
ップ回路を構成する直列回路における抵抗素子とＭＩＳ
ＦＥＴとの接続部それぞれにソースまたはドレインが電
気的接続された一対のスイッチ用ＭＩＳＦＥＴと、一方
のスイッチ用ＭＩＳＦＥＴのドレインまたはソースに電
気的接続された一方のデータ線と、他方のスイッチ用Ｍ
ＩＳＦＥＴのドレインまたはソースに電気的接続された
前記一方のデータ線と対を成す他方のデータ線と、前記
一対のスイッチ用ＭＩＳＦＥＴのゲートに電気的接続さ
れた共通のワード線とから成るメモリセルを具備する半
導体集積回路装置の製法であって、 (1)半導体基体一主面に不純物導入領域を区画するため
のフィールド絶縁膜を半導体の選択熱酸化により所望パ
ターンに形成する段階、 (2)前記フィールド絶縁膜が形成された半導体基体一主
面上に多結晶シリコンおよびポリサイドの重ね膜を被覆
し、この重ね膜を所望パターンにエッチング除去するこ
とにより一部が前記フィールド絶縁膜の形成されていな
い半導体基体一主面の一部を横切り一対のスイッチ用Ｍ
ＩＳＦＥＴのゲート電極を成す共通のワード線と、一部
で半導体基体一主面に接し、前記ワード線と同一方向に
沿って前記フィールド絶縁膜上に延びる基準電圧線と、
半導体基体一主面において共通のワード線と基準電圧線
との間に位置して、前記フィールド絶縁膜が形成されて
いない部分を横切る一対のスイッチ用ＭＩＳＦＥＴのゲ
ート電極とを形成する段階と、 (3)前記ワード線の一部および前記ゲート電極の幅両端
部に対して自己整合的に、前記フィールド絶縁膜が形成
されていないところの半導体基体内へ所望の不純物導入
を行なうことによって比較的低不純物濃度のソースまた
はドレイン領域部分を形成する段階と、 (4)そのワード線およびゲート電極の幅両端部に接し両
端部の側壁となる不純物導入用マスクを選択的に形成す
る段階と、 (5)その不純物導入用マスクに対して自己整合的に半導
体基体へ不純物導入を行なうことによって前記低不純物
濃度のソースまたはドレイン領域部分に連続し、その低
不純物濃度のソースまたはドレイン領域部分よりも高不
純物濃度のソースまたはドレイン領域部分を形成する段
階と、 (6) 前記(3)，(5)の段階におけるソースまたはドレイ
ン領域形成の後、前記ワード線、基準電圧線、ゲート電
極および不純物導入用マスク上に絶縁膜を形成する段階
と、 (7) その絶縁膜上に多結晶シリコンを被覆し、この多
結晶シリコンを所望パターンにエッチング除去すること
により、前記基準電圧線と重なるようにかつ同一方向に
延びる電源電圧線と、その電源電圧線の一部が分岐して
前記ゲート電極とそのゲート電極の一方端側壁の不純物
導入用マスクに重なるようにして抵抗素子とを形成する
段階、 (8)前記(7)の段階の後、ガラス膜を被覆し、そのガラス
膜上に金属膜を被覆し、そしてその金属膜を所望パター
ンにエッチング除去することにより、前記それぞれの抵
抗素子に重なり、前記ワード線および前記電源電圧線と
直交する一対のデータ線を形成する段階とから成る。

かかる方法によって得られた半導体集積回路装置によれ
ば、メモリセルに書き込まれた情報（電圧）に対し、電
圧のかかっているゲート電極上の抵抗素子の抵抗値は、
ゲート電極の電界効果によって抵抗値を下げ、電圧のか
からないゲート電極上の抵抗素子の抵抗値は、ドレイン
領域の電界の影響を不純物導入用マスクによって遮断さ
れるので、高抵抗値を得られる。このように抵抗素子の
抵抗値を変化させ、“１”，“０”の電圧差を明確にす
る方向に電流を供給する（セルフバイアス）することが
できるので、情報の安定な保持をすることができる。

この結果、情報の読み出し動作における動作マージンを
大きくすることができるので、ＳＲＡＭの電気的信頼性
を向上することができる。

以下、本発明の構成について、本発明を、２つの抵抗素
子と２つのＭＩＳＦＥＴとでメモリセルのフリップフロ
ップ回路を構成したＳＲＡＭを用いて説明する。

〔実施例〕

第１図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す等価回路図である。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省力する。

第１図において、ＷＬはワード線であり、行方向に延在
し、列方向に複数本設けられている（以下、ワード線の
延在する方向を行方向という）。ワード線ＷＬは、後述
するスイッチ用ＭＩＳＦＥＴを制御するためのものであ
る。

ＤＬ，▲▼はデータ線であり、列方向に延在し、行
方向に複数本設けられている（以下、データ線の延在す
る方向を列方向という）。このデータ線ＤＬ，▲▼
は、後述するメモリセルと書込回路又は読出回路との間
で情報となる電荷を伝達するためのものである。

Ｑ_１，Ｑ_２はＭＩＳＦＥＴであり、一端が後述する抵抗
素子を介して電源電圧用配線Ｖ_ＣＣ（例えば5.0
〔Ｖ〕）、他方のＭＩＳＦＥＴＱ_２，Ｑ_１のゲート電極
及びスイッチ用ＭＩＳＦＥＴに接続され、他端が基準電
圧用配線Ｖ_ＳＳ（例えば、０〔Ｖ〕）に接続されてい
る。

Ｒ_１，Ｒ_２は抵抗素子である。この抵抗素子Ｒ_１、Ｒ_２
は、電源電圧用配線Ｖ_ＣＣから流れる電流量を制御し、
書き込まれた情報を安定に保持するためのものである。
抵抗素子Ｒ_１、Ｒ_２は、後述するがセルフバイアスされ
るようになっている。

一対の入出力端子を有するフリップフロップ回路は、２
つのＭＩＳＦＥＴＱ_１、Ｑ_２と抵抗素子Ｒ_１、Ｒ_２とに
よって構成されている。このフリップフロップ回路は、
前記データ線ＤＬ、▲▼から伝達される“１”、
“０”の情報を記憶保持するためのものである。

Ｑ_Ｓ１、Ｑ_Ｓ２はスイッチ用ＭＩＳＦＥＴであり、一端
がデータ線ＤＬ、▲▼に接続され、他端が前記フリ
ップフロップ回路の一対の入出力端子に接続されてい
る。このスイッチ用ＭＩＳＦＥＴＱ_Ｓ１、Ｑ_Ｓ２は、ワ
ード線ＷＬによって制御され、フリップフロップ回路と
データ線ＤＬ、▲▼との間でスイッチ機能をするた
めのものである。

Ｃは情報蓄積用容量（寄生容量）であり、主として、一
方のＭＩＳＦＥＴＱ_１、Ｑ_２のゲート電極及び他方のＭ
ＩＳＦＥＴＱ_２、Ｑ_１の一方の半導体領域（ソース領域
又はドレイン領域）に付加されている。この情報蓄積用
容量Ｃは、メモリセルの情報となる電荷を蓄積するため
のものである。

ＳＲＡＭのメモリセルは、一対の入出力端子を有するフ
リップフロップ回路とスイッチ用ＭＩＳＦＥＴＱ_Ｓ１、
Ｑ_Ｓ２とによって構成されている。そして、メモリセル
は、ワード線ＷＬとデータ線ＤＬ、▲▼との所定交
差部に複数配置されて設けられており、メモリセルアレ
イを構成している。

次に、本実施例の具体的な構成について説明する。

第２図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す要部平面図、第３図は、第２図のII
I-III切断線における断面図である。なお、第２図及び
後述する第４図乃至第６図に示す平面図は、本実施例の
構成をわかり易くするために、各導電層間に設けられる
フィールド絶縁膜以外の絶縁膜は図示しない。

第２図及び第３図において、１は単結晶シリコンからな
るｎ⁻型の半導体基板である。この半導体基板１は、Ｓ
ＲＡＭを構成するためのものである。

２はｐ⁻型のウエル領域であり、半導体基板１の所定主
面部に設けられている。このウエル領域２は、相補型の
ＭＩＳＦＥＴを構成するためものである。

３はフィールド絶縁膜であり、半導体素子形成領域間の
半導体基板１及びウエル領域２の主面上部に設けられて
いる。このフィールド絶縁膜３は、半導体素子間を電気
的に分離するものである。

メモリセルを構成するＭＩＳＦＥＴＱ_１、Ｑ_２及びスイ
ッチ用ＭＩＳＦＥＴＱ_Ｓ１、Ｑ_Ｓ２は、フィールド絶縁
膜３によってその周囲を囲まれ規定されている。そし
て、ＭＩＳＦＥＴＱ_２とスイッチ用ＭＩＳＦＥＴＱ_Ｓ２
は、一体的にフィールド絶縁膜３によって規定されてい
る。ＭＩＳＦＥＴＱ_１とスイッチ用ＭＩＳＦＥＴＱ_Ｓ１
は、前記ＭＩＳＦＥＴＱ_２とスイッチ用ＭＩＳＦＥＴＱ
_Ｓ２とに対して交差する位置に設けられる。ＭＩＳＦＥ
ＴＱ_１、Ｑ_Ｓ１は互いにフィールド絶縁膜３によって分
離され、その周囲を規定されている。ＭＩＳＦＥＴＱ_１
とスイッチ用ＭＩＳＦＥＴＱ_Ｓ１とは、フィールド絶縁
膜３の上部に設けられる導電層により交差結合が施され
るようになっている。

４はｐ型のチャネルストッパ領域であり、フィールド絶
縁膜３下部のウエル領域２の主面部に設けられている。
このチャネルストッパ領域４は、寄生ＭＩＳＦＥＴを防
止し、半導体素子間を電気的により分離するためのもの
である。

５は絶縁膜であり、半導体素子形成領域となる半導体基
板１及びウエル領域２の主面上部に設けられている。こ
の絶縁膜５は、主として、ＭＩＳＦＥＴのゲート絶縁膜
を構成するためのものである。

６は接続孔であり、所定部の絶縁膜５を除去して設けら
れている。この接続孔６は、半導体素子（半導体領域）
と配線（半導体領域を形成するために不純物導入用マス
クとして用いる導電層）とを電気的に接続するためのも
のである。

７Ａ乃至７Ｄは導電層であり、フィールド絶縁膜３又は
絶縁膜５の所定上部に延在して設けられている。

導電層７Ａは、スイッチ用ＭＩＳＦＥＴＱ_Ｓ１、Ｑ_Ｓ２
形成領域の絶縁膜５上部に設けられ、フィールド絶縁膜
３上部を行方向に延在して設けられている。この導電層
７Ａは、スイッチ用ＭＩＳＦＥＴＱ_Ｓ１、Ｑ_Ｓ２形成領
域でゲート電極を構成し、その以外の部分では、ワード
線ＷＬを構成するためのものである。

導電層７Ｂは、接続孔６を通してフリップフロップ回路
を構成するＭＩＳＦＥＴＱ_１、Ｑ_２の一方の半導体領域
と電気的に接続するように設けられ、導電層７Ａと同様
に、フィールド絶縁膜３上部を行方向に延在して設けら
れている。この導電層７Ｂは、行方向に配置される複数
のメモリセルのそれぞれの一方の半導体領域に接続され
る基準電圧用配線Ｖ_ＳＳを構成するためのものである。

導電層７Ａと導電層７Ｂとは、同一導電性材料で、同一
導電層に設けられており、それらが交差しないように、
互いに離隔し、略平行に設けられている。

導電層７Ｃの一端部は、接続孔６を通してスイッチ用Ｍ
ＩＳＦＥＴＱ_Ｓ１の離隔領域と電気的に接続する。導電
層７Ｃの他端部は、フィールド絶縁膜３及び一方のＭＩ
ＳＦＥＴＱ_２形成領域の絶縁膜５上部を延在し、接続孔
６を通して他方のＭＩＳＦＥＴＱ_１の半導体領域と電気
的に接続するように設けられている。この導電層７Ｃ
は、絶縁膜５上部でＭＩＳＦＥＴＱ_２のゲート電極を構
成し、かつ、スイッチ用ＭＩＳＦＥＴＱ_Ｓ１と他方のＭ
ＩＳＦＥＴＱ_１との交差結合をするためのものである。

導電層７Ｄは、一端部が、接続孔６を通してスイッチ用
ＭＩＳＦＥＴＱ_Ｓ２の半導体領域と電気的に接続し、他
端部が、フィールド絶縁膜３及び他方のＭＩＳＦＥＴＱ
_１形成領域の絶縁膜５上部を延在するように設けられて
いる。この導電層７Ｄは、絶縁膜５上部でＭＩＳＦＥＴ
Ｑ_１のゲート電極を構成するためのものである。スイッ
チ用ＭＩＳＦＥＴＱ_Ｓ２とＭＩＳＦＥＴＱ_２とは、前述
したように、半導体領域を一体的に構成してあるので、
この導電層で交差結合させる必要はない。なお、スイッ
チ用ＭＩＳＦＥＴＱ_Ｓ２とＭＩＳＦＥＴＱ_２とは、スイ
ッチ用ＭＩＳＦＥＴＱ_Ｓ１とＭＩＳＦＥＴＱ_１の交差結
合と同様に、導電層７Ｄを所定の形状にして交差結合さ
せてもよい。

導電層７Ａ乃至７Ｄは、半導体領域よりも低い抵抗値の
導電性材料である、多結晶シリコンの上部にシリコンと
高融点金属との化合物であるシリサイドを設けたピリサ
イド(MoSi₂/polySi,TiSi₂/polySi,TaSi₂/polySi,WSi₂/p
olySi)で構成する。また、導電層７Ａ乃至７Ｄは、その
導電性材料として、シリサイド(MoSi₂,TiSi₂,TaSi₂,WSi
₂)、高融点金属(Mo,Ti,Ta,W)等で構成してもよい。

導電層７Ａ乃至７Ｄは、ポリサイド、シリサイド、高融
点金属等の導電性材料で構成することにより、数〔Ω／
□〕以下の抵抗値にすることができる。これによって、
導電層７Ｂ（基準電圧用配線Ｖ_ＳＳ）は、半導体領域で
構成した場合に比べその抵抗値が１桁程度以下に小さく
なる。これによって導電層７Ｂを半導体領域で構成する
よりも縮小できるので、特に、メモリセルアレイにおけ
る行方行の占有面積を著しく低減することができる。さ
らに、所定毎のメモリセル間にアルミニウム配線を走ら
せ、導電層７Ｂと接続してその電位の変動を抑制する等
の必要があるが、導電層７Ｂはその抵抗値が低く、前記
アルミニウム配線の本数を低減することができるので、
特に、メモリセルアレイにおける列方向の集積度を向上
することができる。

また、導電層７Ｂは、抵抗値が低いので、メモリセルを
流れる電流によってその電位に変動を生じることを抑制
することができる。これによって、情報の書き込み及び
読み出し動作におけるマージンを大きくすることができ
るので、誤動作を防止することができる。

また、低い抵抗値の導電層７Ｃを延在してフリップフロ
ップ回路の交差結合をすることにより、導電層７Ｃと導
電層７Ｄとの間に交差結合のための導電層を同一導電層
又は異なる導電層で設ける必要がなくなるので、それら
の間の距離（ＭＩＳＦＥＴＱ_１、Ｑ_２のゲート電極間ピ
ッチ）を縮小することができる。これによって、フリッ
プフロップ回路、すなわち、メモリセルの占有面積を縮
小することができるので、特に、メモリセルアレイにお
ける列方向の集積度を向上することができる。

導電層７Ａ乃至７Ｄは、製造工程における第１層目の導
電層形成工程により形成される。

８はｎ⁻型の半導体領域であり、スイッチ用ＭＩＳＦＥ
ＴＱ_Ｓ１、Ｑ_Ｓ２、ＭＩＳＦＥＴＱ_１、Ｑ_２形成領域と
なる導電層７Ａ、７Ｃ、７Ｄの両側部（ソース領域又は
ドレイン領域とチャネルが形成される領域との間）のウ
エル領域２の主面部に設けられている。この半導体領域
８は、ＬＤＤ(Lightly Doped Drain)構造する構成する
ためものである。

この半導体領域８は、後述する実質的はソース領域又は
ドレイン領域となる半導体領域に比べて低い不純物濃度
を有している。これによって、ドレイン接合近傍におけ
る電界強度を低くできるので、ＭＩＳＦＥＴのｐｎ接合
耐圧（ドレイン耐圧）を向上することができる。

また、半導体領域８は、接合深さ（ｘｊ）が浅く形成す
るので、ゲート電極下部（チャネルが形成される領域）
への回り込みを小さくすることができる。これによっ
て、短チャネル効果を抑制することができる。

半導体領域８は、主として、導電層７Ａ、７Ｃ、７Ｄを
不純物導入用マスクとして用い、イオン注入技術によっ
て形成するので、導電層７Ａ、７Ｃ、７Ｄに対して自己
整合で構成される。

９は不純物導入用マスクであり、導電層７Ａ乃至７Ｄの
両側部にそれらに対して自己整合で設けられている。こ
の不純物導入用マスク９は、実質的なソース領域又はド
レイン領域を構成するのに使用されるもので、主とし
て、ＬＤＤ構造を構成するためのものである。なお、不
純物導入用マスク９は、フリップフロップ回路のＭＩＳ
ＦＥＴのゲート電極上に形成された抵抗素子が、ゲート
電極とずれて重ねられた場合に、半導体領域から抵抗素
子が受ける電界の影響を低減することができる。

１０はｎ^＋型の半導体領域であり、導電層７Ａ、７Ｃ、
７Ｄの両側部の絶縁膜５を介したウエル領域２主面部、
又は、導電層７Ｂ、７Ｃ、７Ｄの下部の接続孔６部のウ
エル領域２主面部に設けられている。この半導体領域１
０は、ＭＩＳＦＥＴの実質的なソース領域又はドレイン
領域、或いは、フリップフロップ回路の交差結合用配線
を構成するためのものである。

半導体領域１０は、前記不純物導入用マスク９を用い、
イオン注入技術で不純物を導入して形成するので、不純
物導入用マスク９、又は、導電層７Ａ乃至７Ｄに対して
自己整合で構成される。

１１はｐ^＋型の半導体領域であり、所定の半導体領域１
０下部のウエル領域２主面部に、半導体領域１０と接触
して設けられている。

この半導体領域１１は、特に、フリップフロップ回路の
ＭＩＳＦＥＴＱ_１、Ｑ_２の半導体領域１０の下部、スイ
ッチ用ＭＩＳＦＥＴＱ_Ｓ１、Ｑ_Ｓ２の一方の半導体領域
１０の下部（第２図では、１１（ｐ^＋）と表示して点線
で囲まれた領域の半導体領域１０下部）に設けられてい
る。すなわち、半導体領域１１は、メモリセルにおける
情報となる電荷の蓄積量を増大させるのに寄与する部分
に設けられている。半導体領域１１は、ウエル領域２と
半導体領域１０とのｐｎ接合に比べて不純物濃度が高い
もの同志のｐｎ接合であり、接合容量を増大させ、情報
蓄積用容量Ｃの情報となる電荷の蓄積量を増大させてい
る。この情報となる電荷の蓄積量を増大させることによ
って、アルファ（以下、αという）線により生じるソフ
トエラーを防止することができる。また、半導体領域１
１は、ウエル領域２に比べて高い不純物濃度で構成して
いるので、α線により生じる少数キャリアの不要な侵入
を抑制するバリア効果を高めることができ、前記と同様
にソフトエラーを防止することができる。

また、半導体領域１１は、前記不純物導入用マスク９を
用い、イオン注入技術で不純物を導入して形成するの
で、チャネルが形成される領域に達しないように構成さ
れ、不純物導入用マスク９、又は、導電層７Ｃ、７Ｄに
対して自己整合で構成される。これによって、半導体領
域１１を構成するための製造工程におけるマスク合せ余
裕度を必要としなくなるので、ＳＲＡＭの集積度を向上
することができる。

また、半導体領域１１を構成する不純物（例えば、ボロ
ンイオン）は、半導体領域１０を構成する不純物（例え
ば、ヒ素イオン）に比べて拡散速度が速く、同一の不純
物導入用マスク９を使用するので、半導体領域１１は、
半導体領域１０にそって或いは半導体領域１０を包み込
むように設けられる。これによって、半導体領域１１と
半導体領域１０とのｐｎ接合面積を増大させることがで
きるので、接合容量をより増大又はバイア効果をより高
めることができる。

また、半導体領域１１は、少なくとも半導体領域８下
部、すなわち、半導体領域１０とウエル領域２とのｐｎ
接合部からチャネルが形成される領域に伸びる空乏領域
を抑制する部分に設けられている。これによって、ソー
ス領域及びドレイン領域間となる半導体領域１０間の空
乏領域の結合を防止することができるので、パンチスル
ーを防止することができる。このパンチスルーを防止す
ることによって、短チャネル効果を低減することができ
る。

なお、半導体領域１１は、単にバリア効果を高めるため
に使用してもよく、その場合には、半導体領域１０と適
度に離隔させてもよい。

また、半導体領域１０は導電層７Ａ、７Ｃ、７Ｄを不純
物導入用マスクとして用いて構成し、半導体領域１１は
不純物導入用マスク９を用いて構成し、半導体領域８を
設けなくともよい。

スイッチ用ＭＩＳＦＥＴＱ_Ｓ１、Ｑ_Ｓ２は、主として、
ウエル領域２、絶縁膜５、導電層７Ａ、一対の半導体領
域８、一対の半導体領域１０及び半導体領域１１によっ
て構成されている。

ＭＩＳＦＥＴＱ_１は、主として、ウエル領域２、絶縁膜
５、導電層７Ｄ、一対の半導体領域８、一対の半導体領
域１０及び半導体領域１１によって構成されている。

ＭＩＳＦＥＴＱ_２は、主として、ウエル領域２、絶縁膜
５、導電層７Ｃ、一対の半導体領域８、一対の半導体領
域１０及び半導体領域１１によって構成されている。

１２は絶縁膜であり、導電層７Ａ乃至７Ｄ、半導体領域
１０等を覆うように設けられている。この絶縁膜１２
は、導電層７Ａ乃至７Ｄ、半導体領域１０等とその上部
に設けられる導電層とを電気的に分離するためのもので
ある。

また、絶縁膜１２は、抵抗素子Ｒ_１、Ｒ_２をセルフバイ
アスさせるＭＩＳ型構造を構成するためのゲート絶縁膜
として、さらに、情報蓄積用容量Ｃを構成するための絶
縁膜として使用される。

１３は接続孔であり、所定の導電層７Ｃ、７Ｄ及び半導
体領域１０上部の絶縁膜１２を除去して設けられてい
る。この接続孔１３は、所定の導電層７Ｃ、７Ｄ及び半
導体領域１０とその上部に設けられる導電層とを電気的
に接続するためのものである。

１４Ａは導電層であり、導電層７Ｂ（基準電圧用配線Ｖ
_ＳＳ）と重ね合わされ、かつ、絶縁膜１２上部を導電層
７Ｂと略同様の行方向に延在して設けられている。この
導電層１４Ａは、行方向に配置されるメモリセルのそれ
ぞれに接続される電源電圧用配線Ｖ_ＣＣを構成するため
のものである。

導電層１４Ａ（電源電圧用配線Ｖ_ＣＣ）と導電層７Ｂ
（基準電圧用配線Ｖ_ＳＳ）とを絶縁膜１２を介在させて
重ね合わせたことによって、情報蓄積用容量Ｃの情報と
なる電荷の蓄積量を増大することができる。この情報蓄
積用容量Ｃの蓄積量の増大は、導電層１４Ａと半導体領
域で構成した基準電圧用配線とを重ね合わせたものに比
べて、絶縁膜の膜厚が薄くなるので、大きなものにする
ことができる。情報蓄積用容量Ｃの蓄積量の増大によっ
て、α線により生じるソフトエラーを防止することがで
きる。

また、導電層７Ｂの所定部を、その他の部分よりも大き
な面積で構成し、導電層１４Ａの所定部を、その他の部
分よりも大きな面積で構成し、導電層７Ｂの所定部と導
電層１４Ａの所定部とを重ね合わせて、さらに情報蓄積
用容量Ｃの蓄積量を増大させてもよい。

１４Ｂは抵抗素子であり、一端部が導電層１４Ａに電気
的に接続され、他端部が接続孔６、１３を通して導電層
７Ｃ、半導体領域１０又は導電層７Ｄ、半導体領域１０
の電気的に接続されている。この抵抗素子１４Ｂは、抵
抗素子Ｒ_１、Ｒ_２を構成するためのものである。

抵抗素子１４Ｂは、絶縁膜１２を介して、導電層７Ｃ又
は導電層７Ｄと重ね合わされ、略同様の列方向に延在し
て設けられている。すなわち、導電層７Ｃ又は導電層７
Ｄをゲート電極、絶縁膜１２を絶縁物、抵抗素子１４Ｂ
を半導体とするＭＩＳ型構造を構成している。これは、
ＭＩＳＦＥＴＱ_１の導電層７Ｄ（ゲート電極）は"High"
レベルの電位に印加され、ＭＩＳＦＥＴＱ_２の導電層７
Ｃ（ゲート電極）が"Low"レベルの電位に印加された時
に、抵抗素子１４Ｂ（Ｒ_２）は、導電層７Ｄの電界効果
によって電源電圧用配線Ｖ_ＣＣからの電流が流れ易くな
り、抵抗素子１４Ｂ（Ｒ_１）は、導電層７Ｃ及び不純物
導入用マスク９がＭＩＳＦＥＴＱ_２のドレイン領域１０
からの電界を遮断するので電源電圧用配線Ｖ_ＣＣからの
電流が流れにくくなる（セルフバイアス）。すなわち、
抵抗素子１４Ｂ（Ｒ_１、Ｒ_２）は、メモリセルに書き込
まれた情報（電圧）によってその抵抗値を変化させ、
“１”，“０”の電圧差を明確にする方向に電流を供給
することができるので、情報となる電荷を安定に保持す
ることができる。

導電層１４Ａ及び抵抗素子１４Ｂは、製造工程における
第２層目の導電層形成工程によって形成され、例えば、
化学的気相析出（以下、ＣＶＤという）技術で形成した
多結晶シリコンで構成する。そして、導電層１４Ａは、
多結晶シリコンに抵抗値を低減するための不純物を導入
し、抵抗素子１４Ｂは、多結晶シリコンのまま又はそれ
に適度に導電層１４Ａよりも少ない量の不純物を導入し
て形成する。この前記導電層１４Ａを構成する不純物の
導入は、例えば、ヒ素イオンを用い、イオン注入技術で
導入する。イオン注入技術による不純物の導入は、熱拡
散技術に比べ、導電層１４Ａの抵抗値の制御性は極めて
良好になる。

また、イオン注入技術による不純物の導入は、熱拡散技
術に比べて、不純物導入用マスク下部への回り込みが小
さいので、加工寸法の余裕度を低減することができ、抵
抗素子１４Ｂの縮小又は抵抗素子１４Ｂを充分に長く構
成することができる。

また、第２層目の導電層形成工程では、フリップフロッ
プ回路の交差結合等の配線を構成する必要がなく、導電
層１４Ａと抵抗素子１４Ｂとのマスク合せ余裕度を考慮
するだけでよいので、抵抗素子１４Ｂの縮小又は抵抗素
子１４Ｂを導電層１４Ａと接続孔１３との間で充分に長
く構成することができる。

前記抵抗素子１４Ｂを充分に長く構成することにより、
その抵抗値を増大することができ、情報を保持するため
に、抵抗素子１４Ｂから流れるスタンバイ電流を小さく
することができる。

また、前記抵抗素子１４Ｂを充分に長く構成することに
より、抵抗素子１４Ｂと導電層１４Ａとの接合部、又
は、抵抗素子１４Ｂと半導体領域１０、導電層７Ｃ、７
Ｄとの接合部から抵抗素子１４Ｂの内部に形成される空
乏領域間の結合を防止することができる。これによっ
て、抵抗素子１４Ｂにおけるパンチスルーを防止するこ
とができる。

イオン注入技術による不純物の導入は、抵抗値の制御性
が良いので、周辺回路、例えば、入力保護回路の抵抗素
子の構成に使用してもよく、又、この入力保護回路の抵
抗素子は、導電層１４Ａと同一製造工程で、かつ、同程
度の抵抗値で構成してもよい。

１５は絶縁膜であり、導電層１４Ａ及び抵抗素子１４Ｂ
上部に設けられている。この絶縁膜１５は、導電層１４
Ａ及び抵抗素子１４Ｂとその上部に設けられる導電層と
の電気的な分離をするためのものである。

１６は接続孔であり、スイッチ用ＭＩＳＦＥＴＱ_Ｓ１、
Ｑ_Ｓ２の一方の半導体領域１０上部の絶縁膜５、１２、
１５を除去して設けられている。この絶縁膜１５の上部
に設けられる導電層との電気的な接続をするためのもの
である。

１７は導電層であり、接続孔１６と通して所定の半導体
領域１０と電気的に接続し、絶縁膜１５上部を導電層７
Ａ、７Ｂ、１４Ｂと交差するように列方向に延在し、導
電層７Ｃ、７Ｄ、抵抗素子１４Ｂと重ね合わされて設け
られている。この導電層１７は、データ線ＤＬ、▲
▼を構成するためのものである。そして、導電層７Ｃ、
１７、抵抗素子１４Ｂ又は導電層７Ｄ、１７、抵抗素子
１４Ｂ又は導電層７Ｄ、１７、抵抗素子１４Ｂを重ね合
わせることにより、平面的な面積を縮小することができ
るので、ＳＲＡＭの集積度を向上することができる。

導電層１７は、製造工程における第３層目の導電層形成
工程により形成される。

このようにして構成されるメモリセルは、Ｘａ−Ｘａ線
又はＸｂ−Ｘｂ線に略線対称で行方向に複数配置され、
Ｙａ又はＹｂに略１８０〔度〕の回転角度の回転対称で
列方向に複数配置され、メモリセルアレイを構成してい
る。

次に、本実施例の製造方法について説明する。

第４図乃至第１０図は、本発明の一実施例の製造方法を
説明するための各製造工程におけるＳＲＡＭのメモリセ
ルを示す図であり、第４図乃至第６図は、その要部平面
図、第７図乃至第１０図は、その断面図である。なお、
第７図は、第４図のVII−VII切断線における断面を示
し、第９図は、第５図のIX−IX切断線における断面を示
し、第１０図は、第６図のＸ−Ｘ切断線における断面を
示している。

まず、単結晶シリコンからなるｎ⁻型の半導体基板１を
用意する。この半導体基板１の所定の主面部にｐ⁻型の
ウエル領域２を形成する。

前記ウエル領域２は、例えば、３×１０^１２〔ａｔｏｍ
ｓ／ｃｍ^２〕程度のＢＦ_２イオンを６０〔ＫｅＶ〕程度
のエネルギのイオン注入技術によって導入し、引き伸ば
し拡散を施すことにより形成する。

そして、半導体基板１及びウエル領域２の所定の主面上
部に、フィールド絶縁膜３を形成し、ウエル領域２の所
定の主面部に、ｐ型のチャネルストッパ領域４を形成す
る。

フィールド絶縁膜３は、選択的な熱酸化技術で形成した
酸化シリコン膜を用いる。

チャネルストッパ領域４は、例えば４×１０^１３〔ａｔ
ｏｍｓ／ｃｍ^２〕程度のＢＦ_２イオンを６０〔ＫｅＶ〕
程度のエネルギのイオン注入技術によって導入し、フィ
ールド絶縁膜３の熱酸化技術で引き伸し拡散を施すこと
により形成する。

次に、第４図及び第７図に示すように、半導体素子形成
領域となる半導体基板１及びウエル領域２の主面上部
に、絶縁膜５を形成する。

絶縁膜５は、ＭＩＳＦＥＴのゲート絶縁膜を構成するよ
うに、例えば、熱酸化技術で形成した酸化シリコン膜を
用い、その膜厚を２００〜３００〔オングストローク
（Å）〕で形成する。

第４図及び第７図に示す絶縁膜５を形成する工程の後
に、絶縁膜５の所定部を除去し、接続孔６を形成する。

そして、フィールド絶縁膜３上部、絶縁膜５上部又は接
続孔６を通して所定のウエル領域２の主面と接続するよ
うに、導電層７Ａ乃至７Ｄを形成する。

この導電層７Ａ乃至７Ｄは、例えば、ＣＶＤ技術で形成
し、抵抗値を低減するためにリンイオンを拡散した多結
晶シリコン膜７ａと、その上部にスパッタ技術で形成し
たモリブデンシリサイド膜７ｂとで形成する。多結晶シ
リコン膜７ａの膜厚は、例えば２０００〔Å〕程度で形
成し、モリブデンシリサイド膜７ｂは、例えば、３００
０〔Å〕程度で形成すればよい。

導電層７Ａ乃至７Ｄは、その一部をモリブデンシリサイ
ド７ｂで構成しているので、その抵抗値は、数〔Ω／
□〕程度にすることができる。

なお、接続孔６を通して導電層７Ｂ、７Ｃ又は７Ｄと接
続されたウエル領域２の主面部には、多結晶シリコン膜
７ａに導入されたリンイオンが拡散し、ｎ型の半導体領
域が形成されるようになっている。

次に、第８図に示すように、絶縁膜５を介した導電層７
Ａ、７Ｃ、７Ｄの両側部のウエル領域２の主面部に、Ｌ
ＤＤ構造を構成するために、ｎ⁻型の半導体領域８を形
成する。

半導体領域８は、導電層７Ａ、７Ｃ、７Ｄ及びフィール
ド絶縁膜３を不純物導入用マスクとして用い、例えば１
×１０^１３〔ａｔｏｍｓ／ｃｍ^２〕程度のリンイオンを
５０〔ＫｅＶ〕程度のエネルギのイオン注入技術によっ
て導入し、引き伸し拡散を施して形成する。

第８図に示す半導体領域８を形成する工程の後に、導電
層７Ａ乃至７Ｄに対して自己整合でその両側部に、不純
物導入用マスク９を形成する。この不純物導入用マスク
９は、例えば、ＣＶＤ技術で形成した酸化シリコン膜に
異方性エッチング技術を施して形成する。また、不純物
導入用マスク９として、ＣＶＤ技術で形成した多結晶シ
リコン膜を用いてもよい。

そして、不純物導入用マスク９を用いて、該不純物導入
用マスク９又は導電層７Ａ乃至７Ｄに対して自己整合で
ウエル領域２の所定の主面部にｎ^＋型の半導体領域１０
を形成する。

この半導体領域１０は、ＭＩＳＦＥＴのソース領域又は
ドレイン領域を構成するように、例えば、１×１０^１６
〔ａｔｏｍｓ／ｃｍ^２〕程度のヒ素イオンを８０〔Ｋｅ
Ｖ〕程度のエネルギのイオン注入技術によって導入し、
引き伸し拡散を施して形成する。

この後、主として、情報となる電荷の蓄積量を増大させ
るｐ^＋型の不純物を導入するために、不純物導入用マス
ク（図示していない）を形成する。

そして、第５図及び第９図に示すように、この不純物導
入用マスク及び前記不純物導入用マスク９を用いて、該
不純物導入用マスク９又は導電層７Ｃ、７Ｄに対して自
己整合で所定の半導体領域１０下部のウエル領域２主面
部にｐ^＋型の領域１１を形成する。

半導体領域１１は、例えば、１×１０^１３〔ａｔｏｍｓ
／ｃｍ^２〕程度のボロンイオンを５０〔ＫｅＶ〕程度の
エネルギのイオン注入技術によって導入し、引き伸し拡
散を施して形成する。

なお、第５図において、半導体領域１１を形成する不純
物は、１１（ｐ^＋）と表示する点線で囲まれた領域内の
絶縁膜５を通したウエル領域２の主面部に導入される。
この点線１１（ｐ^＋）は、前記不純物導入用マスクのパ
ターンを示している。

このとき、導電層７Ａ乃至７Ｄ、半導体領域８、１０
は、周辺回路を構成するＭＩＳＦＥＴの形成工程と同一
製造工程により形成されるようになっており、半導体領
域１１を所定のｎ^＋型の半導体領域下部、例えば、入力
保護回路を構成するＭＩＳＦＥＴのソース領域及びドレ
イン領域下部に形成してもよい。

第５図及び第９図に示す半導体領域１１を形成する工程
の後に、絶縁膜１２を形成する。この絶縁膜１２は、例
えば、ＣＶＤ技術によって形成した酸化シリコン膜を用
い、その膜厚を１０００〜２９００〔Å〕程度に形成す
る。

そして、所定の導電層７Ｃ、７Ｄ及び半導体領域１０上
部の絶縁膜１２を除去して接続孔１３を形成する。

この後、電源電圧用配線及び抵抗素子を形成するため
に、接続孔１３を通して所定の半導体領域１０と接続
し、絶縁膜１２上部を覆うように多結晶シリコン膜を形
成する。この多結晶シリコン膜は、例えば、ＣＶＤ技術
によって形成し、その膜厚を１０００〜２０００〔Å〕
程度に形成すればよい。

そして、抵抗素子形成領域以外の電源電圧用配線形成領
域となる多結晶シリコン膜に、抵抗値を低減するための
不純物を導入する。この不純物は、ヒ素イオンを用い、
イオン注入技術によって導入し、熱拡散技術によって拡
散させる。

この後、第６図及び第１０図に示すように、前記多結晶
シリコン膜にパターンニングを施し、電源電圧用配線Ｖ
_ＣＣとして使用される導電層１４Ａ及び抵抗素子Ｒ_１、
Ｒ_２として使用される抵抗素子１４Ｂを形成する。

なお、導電層１４Ａ及び導電層１４Ｂを形成するために
導入される不純物は、第６図の１４Ｂと表示される点線
で囲まれた領域外の前記多結晶シリコン膜に導入され
る。

第６図及び第１０図に示す導電層１４Ａ及び抵抗素子１
４Ｂを形成する工程の後に、絶縁膜１５を形成する。こ
の絶縁膜１５は、例えば、ＣＶＤ技術によって形成した
フォスフォシリケートガラス膜を用い、その膜厚を３０
００〜４０００〔Å〕程度に形成すればよい。

そして、所定の半導体領域１０上部の絶縁膜５、１２、
１５を除去し、接続孔１６を形成する。

この後、前記第２図及び第３図に示すように、接続孔１
６を通して所定の半導体領域１０と電気的に接続し、絶
縁膜１５上部を導電層７Ａと交差するように列方向に延
在して導電層１７を形成する。

導電層１７は、例えば、スパッタ蒸着技術によって形成
されたアルミニウム膜を用いる。

これら一連の製造工程によって、本実施例のＳＲＡＭは
完成する。この後に、保護膜等の処理工程を施してもよ
い。

〔効果〕

以上説明したように、本発明によって特に得られる効果
としては、以下に述べるような効果がある。

(1)メモリセルのフリップフロップ回路を構成するＭＩ
ＳＦＥＴのゲート電極及び該ゲート電極の側部に設けら
れた不純物導入用マスクと、抵抗素子とを重ね合わせる
ことにより、メモリセルに書き込まれた情報（電圧）に
対し、電圧のかかっているゲート電極上の抵抗素子の抵
抗値はゲート電極の電界効果によって抵抗値を下げ、電
圧のかからないゲート電極上の抵抗素子の抵抗値は、ド
レイン領域の電界の影響が不純物導入用マスクによって
遮断されるので高抵抗値を得られる。したがって
“１”、“０”の電圧差を明確にする方向に電流を供給
（セルフバイアス）することができるので、情報の安定
な保持をすることができる。

(2)前記(1)によって、情報の読み出し動作における動作
マージンを大きくすることができるので、ＳＲＡＭの電
気的信頼性を向上することができる。

更に、本願によって開示された新規な技術手段によれ
ば、以下に述べるような効果を得ることができる。

(1)メモリセルに接続される基準電圧用配線を、ポリサ
イド、シリサイド、高融点金属等の抵抗値の小さな導電
層で形成したので、メモリセルアレイでの基準電圧用配
線の占有面積を縮小することができる。

(2)メモリセルに接続される基準電圧用配線を、メモリ
セルを構成する抵抗値の小さなＭＩＳＦＥＴのゲート電
極と同一導電性材料で形成したので、メモリセルアレイ
での基準電圧用配線の占有面積を縮小することができ
る。

(3)前記(2)により、基準電圧用配線に接続されるアルミ
ニウム配線を所定毎に走らせる本数を低減することがで
きるので、メモリセルアレイでのアルミニウム配線の占
有面積を縮小することができる。

(4)前記(1)により、メモリセルアレイでの基準電圧用配
線又はアルミニウム配線の占有面積を縮小することがで
きるので、ＳＲＡＭの集積度を向上することができる。

(5)前記(1)及び(2)により、基準電圧用配線の抵抗値を
小さくすることができ、その電位の安定度を良好にする
ことができるので、情報の書き込み及び読み出し動作マ
ージンを大きくすることができる。

(6)前記(5)により、情報の書き込み及び読み出し動作に
おける誤動作を抑制することができるので、ＳＲＡＭの
電気的信頼性を向上することができる。

(7)基準電圧用配線Ｖ_ＳＳと電源電圧用配線Ｖ_ＣＣとを
重ね合わせたので、メモリセルの情報蓄積用容量の情報
となる電荷蓄積量を増大することができる。

(8)前記(7)により、情報となる電荷の蓄積量を増大する
ことができるので、α線により生じるソフトエラーを防
止することができる。

(9)前記(7)及び(8)により、情報となる電荷の蓄積量を
増大し、ソフトエラーを防止することができるので、メ
モリセルの占有面積を縮小することができる。

(10)前記(9)により、メモリセルの占有面積を縮小する
ことができるので、ＳＲＡＭの集積度を向上することが
できる。

(11)前記(7)により、情報となる電荷の蓄積量を増大す
ることができるので、情報の読み出し動作の信頼性を向
上することができる。

(12)２つのＭＩＳＦＥＴで構成されたフリップフロップ
回路の一方のＭＩＳＦＥＴのゲート電極を延在して交差
結合をすることにより、ゲート電極間に交差結合のため
の配線を設ける必要がなくなるので、ゲート電極間ピッ
チを縮小することができる。

(13)前記(12)により、メモリセルの占有面積を縮小する
ことができるので、ＳＲＡＭの集積度を向上することが
できる。

(14)メモリセルを構成する所定のＭＩＳＦＥＴのゲート
電極の側部に不純物導入用マスクを自己整合で設け、該
不純物導入用マスクに対して自己整合でソース領域又は
ドレイン領域となる第１の半導体領域と、その下部に反
対導電型の第２の半導体領域とを設けたことにより、ゲ
ート電極と第２の半導体領域とのマスク合せ余裕度を必
要としなくなるので、ＳＲＡＭの集積度を向上すること
ができる。

(15)前記(14)により、不純物導入用マスクで第２の半導
体領域を形成し、チャネル領域への第２半導体領域への
回り込みを防止することができるので、ＭＩＳＦＥＴの
しきい値電圧の変動及び基板効果の増大を防止すること
ができる。

(16)前記(14)及び(15)により、ＳＲＡＭの集積度の向上
及び電気的信頼性を向上することができる。

(17)第１半導体領域にそってその下部に、第２の半導体
領域を設けることによって、第１の半導体領域と第２の
半導体領域とのｐｎ接合容量を増大させることができる
ので、情報蓄積用容量の情報となる電荷の蓄積量を増大
させることができる。

(18)第１半導体領域にそってその下部に、第２の半導体
領域を設けることによって、第１の半導体領域と第２の
半導体領域と対向面積を増大させることができるので、
バリア効果を高めることができる。

(19)前記(17)により、情報蓄積用容量の情報となる電荷
の蓄積量を増大させることができるので、α線により生
じるソフトエラーを防止することができる。

(20)前記(19)により、メモリセルの占有面積を縮小する
ことができるので、ＳＲＡＭの集積度を向上することが
できる。

(21)第２の半導体領域を、チャネルが形成される領域に
伸びる空乏領域を抑制する部分に設けることによって、
ソース領域及びドレイン領域間の空乏領域の結合を防止
することができるので、パンチスルーを防止することが
できる。

(22)前記(21)により、パンチスルーを防止することがで
きるので、短チャネル効果を低減することができる。

(23)前記(22)により、短チャネル効果を低減することが
できるので、ＳＲＡＭの集積度を向上することができ
る。

(24)メモリセルのフリップフロップ回路を構成するＭＩ
ＳＦＥＴのゲート電極及び不純物導入用マスクと抵抗素
子とを重ね合わせることにより、抵抗素子をセルフバイ
アスすることができるので、情報となる電荷を安定に保
持することができる。

(25)多結晶シリコンからなる導電層の抵抗値を低減する
不純物を、イオン注入技術で導入することにより、熱拡
散技術に比べて抵抗値の制御性を良好にすることができ
る。

(26)多結晶シリコンからなる導電層の抵抗値を低減する
不純物を、イオン注入技術で導入することにより、抵抗
素子を形成する不純物導入用マスク下部への不純物の回
り込みを小さくすることができるので、抵抗素子の加工
寸法の余裕度を低減することができる。

(27)前記(26)により、抵抗素子の加工寸法の余裕度を低
減することができるので、抵抗素子の占有面積を縮小す
ることができ、ＳＲＡＭの集積度を向上することができ
る。

(28)前記(26)により、抵抗素子の加工寸法の余裕度を低
減することができるので、抵抗素子を充分に長く構成す
ることができる。

(29)前記(28)により、抵抗素子を充分に長く構成ことが
できるので、抵抗素子から流れるスタンバイ電流を小さ
くすることができる。

(30)前記(28)により、抵抗素子の内部に伸びる空乏領域
間の結合を防止することができるので、抵抗素子におい
てパンチスルーを防止することができる。

(31)メモリセルを構成するＭＩＳＦＥＴのゲート電極、
抵抗素子及びメモリセルに接続されるデータ線を重ね合
せることにより、平面的な面積を縮小することができる
ので、ＳＲＡＭの集積度を向上することができる。

以上、本発明者によってなされた発明を、実施例にもと
づき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変形し得ることは勿論である。

前記実施例は、フリップフロップ回路及びスイッチング
素子を構成するＭＩＳＦＥＴを半導体基板に形成した例
について説明したが、半導体基板上部に単結晶シリコン
層を設け、該単結晶シリコン層にＭＩＳＦＥＴを構成し
てもよい。

【図面の簡単な説明】

第１図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す等価回路図、第２図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す要部断面図、第３図は、第２図のIII-III切断線における断面図、第４図乃至第１０図は、本発明の一実施例の製造方法を
説明するための各製造工程におけるＳＲＡＭのメモリセ
ルを示す図であり、第４図乃至第６図は、その要部平面図、第７図乃至第１０図は、その断面図である。図中、１…半導体基板、２…ウエル領域、３…フィール
ド絶縁膜、４…チャネルストッパ領域、５，１２，１５
…絶縁膜、６，１３，１６…接続孔、７Ａ乃至７Ｄ，１
４Ａ、１７…導電層、８，１０，１１…半導体領域、９
…不純物導入用マスク、１４Ｂ…抵抗素子、ＤＬ，▲
▼…データ線、ＷＬ…ワード線、Ｑ_１，Ｑ_２，
Ｑ_Ｓ１，Ｑ_Ｓ２…ＭＩＳＦＥＴ、Ｒ_１，Ｒ_２…抵抗素
子、Ｃ…情報蓄積用容量、Ｖ_ＳＳ…基準電圧用配線、Ｖ
_ＣＣ…電源電圧用配線である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者山本昌東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内 (56)参考文献特開昭59−4160（ＪＰ，Ａ) 特開昭57−107070（ＪＰ，Ａ) 特開昭56−147469（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】電源電圧線と基準電圧線との間に電気的接
続された、抵抗素子とＭＩＳＦＥＴとの直列回路の一対
を互いに交差結合してなるフリップフロップ回路と、該
フリップフロップ回路を構成する直列回路における抵抗
素子とＭＩＳＦＥＴとの接続部それぞれにソースまたは
ドレインが電気的接続された一対のスイッチ用ＭＩＳＦ
ＥＴと、一方のスイッチ用ＭＩＳＦＥＴのドレインまた
はソースに電気的接続された一方のデータ線と、他方の
スイッチ用ＭＩＳＦＥＴのドレインまたはソースに電気
的接続された前記一方のデータ線と対を成す他方のデー
タ線と、前記一対のスイッチ用ＭＩＳＦＥＴのゲートに
電気的接続された共通のワード線とから成るメモリセル
を具備する半導体集積回路装置の製法であって、 (1)半導体基体一主面に不純物導入領域を区画するため
のフィールド絶縁膜を半導体の選択熱酸化により所望パ
ターンに形成する段階、 (2)前記フィールド絶縁膜が形成された半導体基体一主
面上に多結晶シリコンおよびポリサイドの重ね膜を被覆
し、この重ね膜を所望パターンにエッチング除去するこ
とにより一部が前記フィールド絶縁膜の形成されていな
い半導体基体一主面の一部を横切り一対のスイッチ用Ｍ
ＩＳＦＥＴのゲート電極を成す共通のワード線と、一部
で半導体基体一主面に接し、前記ワード線と同一方向に
沿って前記フィールド絶縁膜上に延びる基準電圧線と、
半導体基体一主面において共通のワード線と基準電圧線
との間に位置して、前記フィールド絶縁膜が形成されて
いない部分を横切る一対のスイッチ用ＭＩＳＦＥＴのゲ
ート電極とを形成する段階と、 (3)前記ワード線の一部および前記ゲート電極の幅両端
部に対して自己整合的に、前記フィールド絶縁膜が形成
されていないところの半導体基体内へ所望の不純物導入
を行なうことによって比較的低不純物濃度のソースまた
はドレイン領域部分を形成する段階と、 (4)そのワード線およびゲート電極の幅両端部に接し両
端部の側壁となる不純物導入用マスクを選択的に形成す
る段階と、 (5)その不純物導入用マスクに対して自己整合的に半導
体基体へ不純物導入を行なうことによって前記低不純物
濃度のソースまたはドレイン領域部分に連続し、その低
不純物濃度のソースまたはドレイン領域部分よりも高不
純物濃度のソースまたはドレイン領域部分を形成する段
階と、 (6) 前記(3)，(5)の段階におけるソースまたはドレイ
ン領域形成の後、前記ワード線、基準電圧線、ゲート電
極及び不純物導入用マスク上に絶縁膜を形成する段階
と、 (7) その絶縁膜上に多結晶シリコンを被覆し、この多
結晶シリコンを所望パターンにエッチング除去すること
により、前記基準電圧線と重なるようにかつ同一方向に
延びる電源電圧線と、その電源電圧線の一部が分岐して
前記ゲート電極とそのゲート電極の一方端側壁の不純物
導入用マスクに重なるようにして抵抗素子とを形成する
段階、 (8)前記(7)の段階の後、ガラス膜を被覆し、そのガラス
膜上に金属膜を被覆し、そしてその金属膜を所望パター
ンにエッチング除去することにより、前記それぞれの抵
抗素子に重なり、前記ワード線および前記電源電圧線と
直交する一対のデータ線を形成する段階とから成ること
を特徴とする半導体集積回路装置の製法。