JPH0618246B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH0618246B2 JPH0618246B2 JP59270819A JP27081984A JPH0618246B2 JP H0618246 B2 JPH0618246 B2 JP H0618246B2 JP 59270819 A JP59270819 A JP 59270819A JP 27081984 A JP27081984 A JP 27081984A JP H0618246 B2 JPH0618246 B2 JP H0618246B2
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- leads
- twisted
- chip
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
- H10W70/424—Cross-sectional shapes
- H10W70/427—Bent parts
- H10W70/429—Bent parts being the outer leads
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特に、多数の外部接続端子を必要
とする半導体集積回路に用いて有効な技術に関する。The present invention relates to a semiconductor device, and more particularly to a technique effective for use in a semiconductor integrated circuit requiring a large number of external connection terminals.
「Ｓｏｌｉｄ ｓｔａｔｅ ｔｅｃｈｎｏｌｇｙ日本
版」（Ｓｅｐ．1982p69〜ｐ７２）には、半導体集積回
路の機能密度の増加、リード（外部接続端子）数の増加
にともなってパッケージの寸法、端子位置に関する余裕
が一層きびしくなっている、との記載がある。"Solid state technology Japan version" (Sep. 1982 p69-p72) says that the functional density of semiconductor integrated circuits increases and the number of leads (external connection terminals) increases. There is a description that it is.
このため、高集積度の半導体集積回路においては、各外
部接続端子の間隔を挟めるとともに、各外部接続端子自
体を細くして、多数の外部接続端子を設けるようにして
いる。Therefore, in a highly integrated semiconductor integrated circuit, a large number of external connection terminals are provided by narrowing the intervals between the external connection terminals and thinning the external connection terminals themselves.
しかし、本発明者の検討によると、上記構成では各外部
接続端子が曲がり易く、その上間隔が狭いので必然的に
配線パターンの間隔も狭くせねばならず、このため実装
時にハンダショートが発生し易い、などの問題点が明ら
かになった。However, according to the study by the present inventor, in the above configuration, each external connection terminal is easily bent, and the interval between the external connection terminals is narrow. Therefore, the interval between the wiring patterns must be narrowed, which causes a solder short circuit during mounting. Problems such as easyness became clear.
本発明の第１の目的は、多数の外部接続端子を設けると
ともに、実装時におけるハンダショートなどの不測の事
故を低減し得る半導体装置を提供することにある。It is a first object of the present invention to provide a semiconductor device which is provided with a large number of external connection terminals and which can reduce an unexpected accident such as a solder short circuit during mounting.
この第１の目的を達成する半導体装置として、本発明者
は、第１図〜第３図に示されている半導体装置を考え
た。As a semiconductor device that achieves this first object, the present inventor has considered the semiconductor device shown in FIGS.
第１図は面実装型と呼ばれている半導体集積回路（以下
においてＩＣという）の斜視図を示し、第２図はＩＣの
要部の平面図を示し、第３図は要部の側面図を示す。FIG. 1 is a perspective view of a semiconductor integrated circuit (hereinafter referred to as IC) called a surface mount type, FIG. 2 is a plan view of a main part of the IC, and FIG. 3 is a side view of the main part. Indicates.
このＩＣの特徴は、リードにおけるパッケージからの突
出部分を捻り構造としたことにある。The feature of this IC is that the protruding portion of the lead from the package has a twisted structure.
第１図に示すように、ＩＣ１を構成するパッケージ２の
外周囲からは多数のリード３が突出している。そして、
根元付近では水平状であるが約９０度に捻ることによ
り、その先端部は板状体が垂直に直立したような状態に
なっている。As shown in FIG. 1, a large number of leads 3 project from the outer periphery of the package 2 forming the IC 1. And
Although it is horizontal near the root, it is in a state in which a plate-like body is vertically erected at its tip by twisting at about 90 degrees.
リード３を上記構造に形成することにより、各リード３
の間隔１が第２図に示すように実質的に拡大される。By forming the lead 3 in the above structure, each lead 3
1 is substantially expanded as shown in FIG.
すなわち、仮りにリード３が仮想線で示すように広幅の
ままであるとすると、配線パターン４もこれに対応して
仮想線で示す如く広幅にしなければならず、このままで
は配線パターン４の間隔が狭くなり、実装時にハンダシ
ョートなどが発生し易い。しかし、リード３を捻ること
により、リード３の間隔１が拡大されるので、配線パタ
ーン４は点線で示すように極めて狭い幅に形成すること
ができる。従って、リード３を上記構成になすことによ
り、配線パターン４間の隙間を大にすることができ、ハ
ンダディップ時におけるハンダショートの発生を低減す
ることができる。That is, if the lead 3 remains wide as indicated by the imaginary line, the wiring pattern 4 must be correspondingly wide as indicated by the imaginary line. It becomes narrower and solder shorts are likely to occur during mounting. However, since the space 1 between the leads 3 is expanded by twisting the leads 3, the wiring pattern 4 can be formed in an extremely narrow width as shown by the dotted line. Therefore, by forming the lead 3 in the above configuration, the gap between the wiring patterns 4 can be increased, and the occurrence of solder shorts at the time of solder dipping can be reduced.
また、リード３を上記構造になすことにより、ハンダデ
ィップ時におけるハンダのりを良好にすることもでき
る。Further, by forming the lead 3 in the above structure, it is possible to improve the solder paste during solder dipping.
すなわち、実装時においては、各リード３の垂直部が第
３図に示すようにプリント基板５上に形成された配線パ
ダーン４上に直立する。That is, at the time of mounting, the vertical portion of each lead 3 stands upright on the wiring padern 4 formed on the printed board 5 as shown in FIG.
そして、ハンダディップ時においては、上記垂直部に沿
ってハンダ６が伸び上がり、リード３と配線パターン４
とを確実にハンダ付けする。Then, at the time of solder dipping, the solder 6 extends up along the vertical portion, and leads 3 and wiring patterns 4 are formed.
Make sure to solder and.
また、上記捻り部分においては、リード３が上下、左右
の何れにも変形しにくくリード３の変形が低減する。Further, in the twisted portion, the lead 3 is less likely to be deformed vertically or horizontally and the deformation of the lead 3 is reduced.
第４図は前記第１の目的を達成する面実装型以外のＩＣ
を示すものである。FIG. 4 shows an IC other than the surface mount type which achieves the first object.
Is shown.
第４図に示すように、水平方向に突出したリード１３
は、一旦垂直方向に折り曲げられ、しかる後に捻られて
いる。この形状によれば、各リード１３間の間隔を上記
の如く実質的に拡大することができ、しかもハンダ付け
も上記同様に確実に行い得られる。As shown in FIG. 4, the leads 13 protruding in the horizontal direction
Is once bent vertically and then twisted. With this shape, the distance between the leads 13 can be substantially increased as described above, and the soldering can be performed reliably as in the above.
また、ハンダショート、リード１３の変形低減について
も、上記同様の効果がえられる。Further, the same effect as described above can be obtained with respect to the solder short circuit and the reduction of the deformation of the leads 13.
しかしながら、第１図〜第３図に示されている半導体装
置、および、第４図に示されている半導体装置において
は、多数本のリードを設けるとともに、実装時における
ハンダショートなどの不測の事故を低減することができ
るが、半導体装置自体の集積度を高めることができない
という問題点がある。However, in the semiconductor device shown in FIGS. 1 to 3 and the semiconductor device shown in FIG. 4, a large number of leads are provided and an unexpected accident such as a solder short-circuit at the time of mounting. However, there is a problem in that the degree of integration of the semiconductor device itself cannot be increased.
すなわち、外部接続端子を多数本設けることが可能であ
っても、パッケージ２の内部に封止されるＩＣチップは
単一であるため、半導体装置全体としての集積密度は、
結局、１個のＩＣチップにおける集積密度に制限されて
しまう。つまり、せっかくリードを多数本設けることが
できても、それを充分に活用することができない場合が
発生する。That is, even if a large number of external connection terminals can be provided, since the IC chip sealed inside the package 2 is single, the integration density of the semiconductor device as a whole is
After all, the integration density in one IC chip is limited. In other words, even if a large number of leads can be provided, it may not be possible to fully utilize them.
そこで、本発明の目的は、全体としての集積密度を増加
することができるとともに、その集積密度に応じたリー
ドを多数本確保することができる半導体装置を提供する
ことになる。Therefore, an object of the present invention is to provide a semiconductor device which can increase the integration density as a whole and can secure a large number of leads according to the integration density.
本発明に係る半導体装置は、ＩＣチップがパッケージ内
に封止されており、ＩＣチップに電気的にそれぞれ接続
された多数本のリードのそれぞれの一部がパッケージの
側面からの外部に突出されているとともに、各リードは
板形状に形成されてその幅広面がパッケージの側面にて
水平になるように配されている半導体装置において、 前記パッケージ（２）内に２個のＩＣチップが上下２段
に積層されて封止されており、 前記リードは上段のリード（１３）と下段のリード
（３）とを備えているとともに、 前記上段のＩＣチップが上段のリード（１３）に電気的
に接続され、前記下段のＩＣチップが下段のリード
（３）に接続されており、 前記上段のリード（１３）と前記下段のリード（３）と
が前記パッケージ（２）の側面にて上段と下段とで交互
に配されてそれぞれ整列されており、 前記上段のリード（１３）はその基端部付近が前記パッ
ケージ（２）の側面に沿って下方向に折り曲げられてい
るとともに、その折曲部の下方位置が前記パッケージ
（２）の側面に直交するように捻じられており、 また、前記下段のリード（３）はその基端部付近が前記
上段のリード（１３）の捻り部と平行になるような捻じ
られていることを特徴とする。In the semiconductor device according to the present invention, the IC chip is sealed in the package, and a part of each of the leads electrically connected to the IC chip is projected to the outside from the side surface of the package. In addition, in the semiconductor device in which each lead is formed in a plate shape and the wide surface thereof is arranged horizontally on the side surface of the package, in the package (2), two IC chips are arranged in upper and lower two stages. The lead is provided with an upper lead (13) and a lower lead (3), and the upper IC chip is electrically connected to the upper lead (13). The lower IC chip is connected to the lower lead (3), and the upper lead (13) and the lower lead (3) are connected to the upper and lower sides of the side surface of the package (2). Are alternately arranged and aligned with each other. The upper lead (13) is bent downward along the side surface of the package (2) near the base end thereof, and the bent portion thereof is Is twisted so that its lower position is orthogonal to the side surface of the package (2), and the vicinity of the proximal end of the lower lead (3) is parallel to the twisted portion of the upper lead (13). It is characterized by being twisted to become.
前記した手段によれば、ＩＣチップがパッケージ本体内
に上下２段に積層されているため、半導体装置全体とし
ての集積密度を、ＩＣチップが１個の場合に比べて高め
ることができる。According to the above-mentioned means, since the IC chips are stacked in the upper and lower two layers in the package body, the integration density of the semiconductor device as a whole can be increased as compared with the case where there is one IC chip.
そして、上下の各ＩＣチップはリードを各別に備えてお
り、また、各リードは上下段のもの同士が交互に配され
て、かつ、捻りがそれぞれ与えられているため、リード
群の集積密度も高めることができる。Each of the upper and lower IC chips is provided with a separate lead, and the leads are arranged alternately in the upper and lower tiers and twisted respectively, so that the integration density of the lead group is also increased. Can be increased.
しかも、上段のリードはパッケージ側面に沿って折り曲
げられて、途中で捻られ、下段のリードは途中から捻ら
れているため、上下のリード同士が互いに干渉するのを
回避することができる。したがって、リード群の集積密
度が２個のＩＣチップによる集積密度を制約すること
は、抑止ないしは抑制することができる。Moreover, since the upper lead is bent along the side surface of the package and twisted midway, and the lower lead is twisted midway, it is possible to prevent the upper and lower leads from interfering with each other. Therefore, it can be suppressed or suppressed that the integration density of the lead group restricts the integration density of the two IC chips.
第５図は本発明の一実施例である半導体装置を示す一部
省略斜視図である。FIG. 5 is a partially omitted perspective view showing a semiconductor device according to an embodiment of the present invention.
第５図中、第１図〜第４図に示された符号と同一の符号
が付された構成要素は第１図〜第４図において説明した
構成要素と同一の構成および作用効果を有するので、重
複する説明は省略する。In FIG. 5, the components denoted by the same reference numerals as those shown in FIGS. 1 to 4 have the same configurations and effects as the components described in FIGS. 1 to 4. , Duplicate description will be omitted.
本実施例において、本発明に係るＩＣは、第５図に示す
ように、各リード３、１３が二段にわたって設けられて
いる。この場合、ＩＣチップ（図示せず）はパッケージ
２内において積層して設けられ、下段のＩＣチップがリ
ード３に接続され、上段のＩＣチップがリード１３に接
続される。In this embodiment, the IC according to the present invention is provided with the leads 3 and 13 in two stages as shown in FIG. In this case, IC chips (not shown) are stacked in the package 2, the lower IC chip is connected to the lead 3, and the upper IC chip is connected to the lead 13.
すなわち、パッケージ２内に２個のＩＣチップが上下２
段に積層されて封止されている。リードは上段のリード
１３と下段のリード３とを備えているとともに、上段の
ＩＣチップが上段のリード１３に電気的に接続され、下
段のＩＣチップが下段のリード３に接続されている。That is, two IC chips are placed in the upper and lower parts in the package 2.
It is stacked in layers and sealed. The lead includes an upper lead 13 and a lower lead 3, the upper IC chip is electrically connected to the upper lead 13, and the lower IC chip is connected to the lower lead 3.
上段のリード１３と下段のリード３とがパッケージ２の
側面にて上段と下段とで交互に配されてそれぞれ整列さ
れており、各リード１３および３は板形状に形成されて
パッケージの側面にて厚さ方向が揃えられて幅方向が一
直線に並ぶように整列されている。The upper lead 13 and the lower lead 3 are alternately arranged on the side surface of the package 2 in the upper and lower rows and aligned, and the leads 13 and 3 are formed in a plate shape and are arranged on the side surface of the package. The thickness directions are aligned and the width directions are aligned.
上段のリード１３はその基端部付近がパッケージ２の側
面に沿って下方向に折り曲げられているとともに、その
折曲部の下方位置がパッケージ２の側面に直交するよう
に捻じられており、また、下段のリード３はその基端部
付近が前記上端のリード１３の捻り部と平行になるよう
に捻じられている。The upper lead 13 has its base end portion bent downward along the side surface of the package 2 and is twisted so that the lower position of the bent portion is orthogonal to the side surface of the package 2. The lower lead 3 is twisted such that the vicinity of the base end thereof is parallel to the twisted portion of the lead 13 at the upper end.
上記構成によれば、交互に設けられたリード３、１３が
パッケージ導出部分で重なったとしても配線パターン４
に接触する位置では捻れリード３、１３の間隔が大にな
るので、多数のリードを設けるにも関わらず、ハンダシ
ョートなどの事故を低減し得る。According to the above configuration, even if the leads 3 and 13 provided alternately are overlapped at the package leading portion, the wiring pattern 4 is formed.
Since the distance between the twisted leads 3 and 13 becomes large at the position where the lead contacts, the number of accidents such as a solder short can be reduced despite the large number of leads.
（１） ＩＣのリードを捻り構造にしたことにより、リ
ードの先端部の間隔を実質的に大にすることができ、多
数のリードを設け、かつリード間の接触を低減する、と
いう効果が得られる。(1) Since the leads of the IC have a twisted structure, the distance between the tip portions of the leads can be substantially increased, a large number of leads can be provided, and the contact between the leads can be reduced. To be
（２） 上記（１）により、配線パターンの間隔も大に
することができるので、ハンダディップ時におけるハン
ダシュートを低減することができる。(2) According to the above (1), the distance between the wiring patterns can be increased, so that the solder shoot at the time of solder dipping can be reduced.
（３） ＩＣチップがパッケージ本体内に上下２段に積
層されているため、半導体装置全体としての集積密度
を、ＩＣチップが１個の場合に比べて高めることができ
る。(3) Since the IC chips are vertically stacked in the package body, the integration density of the semiconductor device as a whole can be increased as compared with the case where there is one IC chip.
（４） そして、上下の各ＩＣチップはリードを各別に
備えており、また、各リードは上下段のもの同士が交互
に配されて、かつ、捻りがそれぞれ与えられているた
め、リード群の集積密度も高めることができる。(4) Each of the upper and lower IC chips is provided with a separate lead, and the leads are arranged alternately in the upper and lower stages, and are given twists. The integration density can also be increased.
（５） しかも、上段のリードはパッケージ側面に沿っ
て折り曲げられて、途中で捻られ、下段のリードは途中
から捻られているため、上下のリード同士が互いに干渉
するのを回避することができる。(5) Moreover, since the upper lead is bent along the side surface of the package and twisted midway, and the lower lead is twisted midway, it is possible to prevent the upper and lower leads from interfering with each other. .
（６） 上記（１）〜（５）により、リード群の集積密
度が２個のＩＣチップによる集積密度を制約すること
は、抑止ないしは抑制することができる。(6) Due to the above (1) to (5), it is possible to suppress or suppress that the integration density of the lead group restricts the integration density of the two IC chips.
第１図〜第３図は捻り構造のリードを有するＩＣの第１
実施例を示すものであり、 第１図は上記ＩＣの斜視図、 第２図は上記ＩＣの要部の平面図、 第３図は上記ＩＣの要部の側面図である。 第４図は捻り構造のリードを有するＩＣの第２実施例を
示す要部の斜視図である。 第５図は本発明の一実施例であるＩＣを示す要部の斜視
図である。 １……ＩＣ、２……パッケージ、３、１３……リード、
４……配線パターン、５……プリント基板、６……ハン
ダ。1 to 3 show a first IC having a twisted lead.
FIG. 1 is a perspective view of the IC, FIG. 2 is a plan view of an essential part of the IC, and FIG. 3 is a side view of an essential part of the IC. FIG. 4 is a perspective view of an essential part showing a second embodiment of an IC having a twisted structure lead. FIG. 5 is a perspective view of an essential part showing an IC which is an embodiment of the present invention. 1 ... IC, 2 ... Package, 3,13 ... Lead,
4 ... Wiring pattern, 5 ... Printed circuit board, 6 ... Solder.
Claims (1)
り、ＩＣチップに電気的にそれぞれ接続された多数本の
リードのそれぞれの一部がパッケージの側面からの外部
に突出されているとともに、各リードは板形状に形成さ
れてその幅広面がパッケージの側面にて水平になるよう
に配されている半導体装置において、 前記パッケージ（２）内に２個のＩＣチップが上下２段
に積層されて封止されており、 前記リードは上段のリード（１３）と下段のリード
（３）とを備えているとともに、 前記上段のＩＣチップが上段のリード（１３）に電気的
に接続され、前記下段のＩＣチップが下段のリード
（３）に接続されており、 前記上段のリード（１３）と前記下段のリード（３）と
が前記パッケージ（２）の側面にて上段と下段とで交互
に配されてそれぞれ整列されており、 前記上段のリード（１３）はその基端部付近が前記パッ
ケージ（２）の側面に沿って下方向に折り曲げられてい
るとともに、その折曲部の下方位置が前記パッケージ
（２）の側面に直交するように捻じられており、 また、前記下段のリード（３）はその基端部付近が前記
上段のリード（１３）の捻り部と平行になるように捻じ
られていることを特徴とする半導体装置。1. An IC chip is sealed in a package, and a part of each of a large number of leads electrically connected to the IC chip is projected outside from a side surface of the package. In a semiconductor device in which each lead is formed in a plate shape and its wide surface is arranged horizontally on the side surface of the package, two IC chips are stacked in two layers in the package (2). And the lead is provided with an upper lead (13) and a lower lead (3), and the upper IC chip is electrically connected to the upper lead (13). The lower IC chip is connected to the lower lead (3), and the upper lead (13) and the lower lead (3) alternate between the upper and lower sides on the side surface of the package (2). Arranged The upper lead (13) is bent downward along the side surface of the package (2) near the proximal end of the upper lead (13), and the lower position of the bent portion is the above-mentioned position. The lower lead (3) is twisted so as to be orthogonal to the side surface of the package (2), and the lower lead (3) is twisted so that the vicinity of its base end is parallel to the twisted portion of the upper lead (13). A semiconductor device characterized in that.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270819A JPH0618246B2 (en) | 1984-12-24 | 1984-12-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270819A JPH0618246B2 (en) | 1984-12-24 | 1984-12-24 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61148855A JPS61148855A (en) | 1986-07-07 |
| JPH0618246B2 true JPH0618246B2 (en) | 1994-03-09 |
Family
ID=17491452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59270819A Expired - Lifetime JPH0618246B2 (en) | 1984-12-24 | 1984-12-24 | Semiconductor device |
Country Status (1)
| Country | Link |
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| JP (1) | JPH0618246B2 (en) |
Families Citing this family (5)
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|---|---|---|---|---|
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| JPS5415538Y2 (en) * | 1976-08-06 | 1979-06-22 | ||
| JPS58193414U (en) * | 1982-06-14 | 1983-12-22 | パイオニア株式会社 | flat cable |
-
1984
- 1984-12-24 JP JP59270819A patent/JPH0618246B2/en not_active Expired - Lifetime
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| JPS61148855A (en) | 1986-07-07 |
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