JPH06187166A - 伝送装置の割り込み制御方式 - Google Patents
伝送装置の割り込み制御方式Info
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- JPH06187166A JPH06187166A JP33335392A JP33335392A JPH06187166A JP H06187166 A JPH06187166 A JP H06187166A JP 33335392 A JP33335392 A JP 33335392A JP 33335392 A JP33335392 A JP 33335392A JP H06187166 A JPH06187166 A JP H06187166A
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- cpu
- clock
- interrupt signal
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Abstract
(57)【要約】
【目的】 伝送装置の割り込み制御方式に関し、同時に
複数の割り込みが発生した時に各割り込みの発生した時
刻をＣＰＵが正確に認識できる伝送装置の割り込み制御
方式を提供することを目的とする。 【構成】 割り込み制御部500 とＣＰＵ120 とを有する
伝送装置の割り込み制御方式において、少なくとも複数
の割り込み信号入力に対応する数だけ設けられ、通常は
正規の時計として動作し、複数の割り込み信号を入力し
た時には対応する時計としての動作を停止し、ＣＰＵで
割り込み信号に対して所定の処理を完了した時完了した
時刻に基づいてＣＰＵからの制御信号により時計として
の動作を再開する複数の時計回路(900-1〜900-n)を割り
込み制御部に付加し、時計回路の停止した時刻によりＣ
ＰＵで各割り込み信号の発生時刻を認識するように構成
する。
複数の割り込みが発生した時に各割り込みの発生した時
刻をＣＰＵが正確に認識できる伝送装置の割り込み制御
方式を提供することを目的とする。 【構成】 割り込み制御部500 とＣＰＵ120 とを有する
伝送装置の割り込み制御方式において、少なくとも複数
の割り込み信号入力に対応する数だけ設けられ、通常は
正規の時計として動作し、複数の割り込み信号を入力し
た時には対応する時計としての動作を停止し、ＣＰＵで
割り込み信号に対して所定の処理を完了した時完了した
時刻に基づいてＣＰＵからの制御信号により時計として
の動作を再開する複数の時計回路(900-1〜900-n)を割り
込み制御部に付加し、時計回路の停止した時刻によりＣ
ＰＵで各割り込み信号の発生時刻を認識するように構成
する。
Description
【０００１】
【産業上の利用分野】本発明は伝送装置の割り込み制御
方式の改良に関するものである。
方式の改良に関するものである。
【０００２】
【従来の技術】図６は従来例の割り込みコントローラの
回路構成図である。図７は従来例の動作を説明するため
のタイムチャートである。
回路構成図である。図７は従来例の動作を説明するため
のタイムチャートである。
【０００３】図６において、インタラプトリクエストレ
ジスタ１は例えば８個の入力端子〜を有し、３個の
割り込み信号(1)(IRQ1)〜(3)(IRQ3)が入力端子〜に
同時に入力された場合について説明する。優先順位決定
部２でこれを認識し、インタラプトマスクレジスタ３に
記憶されるマスクすべき割り込み信号データにより、優
先順位を決定する。例えば優先順位が割り込み信号(1)
＞割り込み信号(2)＞割り込み信号(3) とすると、優先
順位決定部２ではまず割り込み信号(1) について割り込
みが発生したこと（ＩＮＴ）を制御部５を介してＣＰＵ
（図示しない）に通知するとともに、割り込み信号(1)
のデータを処理サービス中レジスタ４に転送して一時記
憶する。
ジスタ１は例えば８個の入力端子〜を有し、３個の
割り込み信号(1)(IRQ1)〜(3)(IRQ3)が入力端子〜に
同時に入力された場合について説明する。優先順位決定
部２でこれを認識し、インタラプトマスクレジスタ３に
記憶されるマスクすべき割り込み信号データにより、優
先順位を決定する。例えば優先順位が割り込み信号(1)
＞割り込み信号(2)＞割り込み信号(3) とすると、優先
順位決定部２ではまず割り込み信号(1) について割り込
みが発生したこと（ＩＮＴ）を制御部５を介してＣＰＵ
（図示しない）に通知するとともに、割り込み信号(1)
のデータを処理サービス中レジスタ４に転送して一時記
憶する。
【０００４】リードライト制御部６からの読み出し制御
信号により処理サービス中レジスタ４に記憶した割り込
み信号(1) のデータを読み出して、内部バス及びデータ
バスインタフェース部７を介してＣＰＵ（図示しない）
に転送する。ＣＰＵ（図示しない）では割り込み信号
(1)を認識するとともに、割り込み信号(1) の発生時刻
を認識した時刻Ｔ1 として認識する。そして、ＣＰＵ
（図示しない）で割り込み信号(1)のデータに対する処
理を行い、完了した時割り込み信号(1)の完了を制御部
５に通知し（INTA) 、制御部５ではインタラプトマスク
レジスタ３を制御して割り込み信号(1)をクリアする
（図７参照）。
信号により処理サービス中レジスタ４に記憶した割り込
み信号(1) のデータを読み出して、内部バス及びデータ
バスインタフェース部７を介してＣＰＵ（図示しない）
に転送する。ＣＰＵ（図示しない）では割り込み信号
(1)を認識するとともに、割り込み信号(1) の発生時刻
を認識した時刻Ｔ1 として認識する。そして、ＣＰＵ
（図示しない）で割り込み信号(1)のデータに対する処
理を行い、完了した時割り込み信号(1)の完了を制御部
５に通知し（INTA) 、制御部５ではインタラプトマスク
レジスタ３を制御して割り込み信号(1)をクリアする
（図７参照）。
【０００５】次に、優先順位決定部２で割り込み信号
(2) の発生したことをＣＰＵ（図示しない）に通知し、
ＣＰＵ（図示しない）では割り込み信号(2)を認識する
とともに、割り込み信号(2) の発生時刻をこれを認識し
た時刻Ｔ2 として認識する。そして、ＣＰＵ（図示しな
い）で割り込み信号(2)のデータに対する処理を完了し
た時インタラプトマスクレジスタ３により割り込み信号
(2)をクリアする。
(2) の発生したことをＣＰＵ（図示しない）に通知し、
ＣＰＵ（図示しない）では割り込み信号(2)を認識する
とともに、割り込み信号(2) の発生時刻をこれを認識し
た時刻Ｔ2 として認識する。そして、ＣＰＵ（図示しな
い）で割り込み信号(2)のデータに対する処理を完了し
た時インタラプトマスクレジスタ３により割り込み信号
(2)をクリアする。
【０００６】割り込み信号(3) についても同様にしてＣ
ＰＵ（図示しない）で割り込み信号(3)を認識するとと
もに、割り込み信号(3) の発生時刻をこれを認識した時
刻Ｔ3 として認識する。そして、ＣＰＵ（図示しない）
で割り込み信号(3)に対する処理を完了した時インタラ
プトマスクレジスタ３により割り込み信号(3)をクリア
する（図７参照）。
ＰＵ（図示しない）で割り込み信号(3)を認識するとと
もに、割り込み信号(3) の発生時刻をこれを認識した時
刻Ｔ3 として認識する。そして、ＣＰＵ（図示しない）
で割り込み信号(3)に対する処理を完了した時インタラ
プトマスクレジスタ３により割り込み信号(3)をクリア
する（図７参照）。
【０００７】ＣＰＵにおいて割り込みが発生したことを
ログとして記録しておくような場合、割り込み信号(1)
の発生時刻は実際に割り込みが発生した時刻にほぼ等し
い時刻Ｔ1 として記録されるが、割り込み信号(2)ある
いは(3)の発生時刻はＣＰＵがそれらを認識した時刻Ｔ
2 、あるいはＴ3 として記録されてしまう。この結果、
同時に複数の割り込みが発生した時に、優先順位の低い
割り込みの発生時刻をＣＰＵで正確に認識できないとい
う欠点があった。
ログとして記録しておくような場合、割り込み信号(1)
の発生時刻は実際に割り込みが発生した時刻にほぼ等し
い時刻Ｔ1 として記録されるが、割り込み信号(2)ある
いは(3)の発生時刻はＣＰＵがそれらを認識した時刻Ｔ
2 、あるいはＴ3 として記録されてしまう。この結果、
同時に複数の割り込みが発生した時に、優先順位の低い
割り込みの発生時刻をＣＰＵで正確に認識できないとい
う欠点があった。
【０００８】
【発明が解決しようとする課題】上述したように従来
は、同時に複数の割り込みが発生した時に、優先順位の
低い割り込みの発生時刻をＣＰＵで正確に認識できない
という問題点があった。
は、同時に複数の割り込みが発生した時に、優先順位の
低い割り込みの発生時刻をＣＰＵで正確に認識できない
という問題点があった。
【０００９】したがって本発明は、同時に複数の割り込
みが発生した時に各割り込みの発生した時刻をＣＰＵが
正確に認識できる伝送装置の割り込み制御方式を提供す
ることを目的とする。
みが発生した時に各割り込みの発生した時刻をＣＰＵが
正確に認識できる伝送装置の割り込み制御方式を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】上記問題点は図１又は図
２に示す回路の構成によって解決される。図１におい
て、複数の割り込み信号入力の優先順位を決定して優先
順位にしたがって割り込み信号をＣＰＵに転送する割り
込み制御部500 と、割り込み制御部から転送されてきた
割り込み信号の発生時刻を認識し所定の処理を行うＣＰ
Ｕ120 とを有する伝送装置の割り込み制御方式におい
て、少なくとも前記複数の割り込み信号入力に対応する
数だけ設けられ、通常は正規の時計として動作し、前記
複数の割り込み信号を入力した時には対応する時計とし
ての動作を停止し、前記ＣＰＵで割り込み信号に対して
所定の処理を完了した時完了した時刻に基づいて前記Ｃ
ＰＵからの制御信号により時計としての動作を再開する
複数の時計回路900-1 〜900-nを前記割り込み制御部に
付加する。
２に示す回路の構成によって解決される。図１におい
て、複数の割り込み信号入力の優先順位を決定して優先
順位にしたがって割り込み信号をＣＰＵに転送する割り
込み制御部500 と、割り込み制御部から転送されてきた
割り込み信号の発生時刻を認識し所定の処理を行うＣＰ
Ｕ120 とを有する伝送装置の割り込み制御方式におい
て、少なくとも前記複数の割り込み信号入力に対応する
数だけ設けられ、通常は正規の時計として動作し、前記
複数の割り込み信号を入力した時には対応する時計とし
ての動作を停止し、前記ＣＰＵで割り込み信号に対して
所定の処理を完了した時完了した時刻に基づいて前記Ｃ
ＰＵからの制御信号により時計としての動作を再開する
複数の時計回路900-1 〜900-nを前記割り込み制御部に
付加する。
【００１１】そして、上記時計回路の停止した時刻によ
りＣＰＵ120で各割り込み信号の発生時刻を認識するよ
うに構成する。図２において、複数の割り込み信号入力
の優先順位を決定して優先順位にしたがって割り込み信
号をＣＰＵに転送する割り込み制御部500 と、割り込み
制御部から転送されてきた割り込み信号の発生時刻を認
識し所定の処理を行うＣＰＵ120 とを有する伝送装置の
割り込み制御方式において、正規の時計として動作する
標準時計回路100 と、少なくとも前記複数の割り込み信
号入力に対応する数だけ設けられ、通常は正規の時計と
して動作し、前記複数の割り込み信号を入力した時には
対応する時計としての動作を停止し、前記ＣＰＵで割り
込み信号に対して所定の処理を完了した時前記ＣＰＵか
らの制御信号により標準時計回路の時刻に基づいて時計
としての動作を再開する複数の時計回路900-1 〜900-n
を前記割り込み制御部に付加する。
りＣＰＵ120で各割り込み信号の発生時刻を認識するよ
うに構成する。図２において、複数の割り込み信号入力
の優先順位を決定して優先順位にしたがって割り込み信
号をＣＰＵに転送する割り込み制御部500 と、割り込み
制御部から転送されてきた割り込み信号の発生時刻を認
識し所定の処理を行うＣＰＵ120 とを有する伝送装置の
割り込み制御方式において、正規の時計として動作する
標準時計回路100 と、少なくとも前記複数の割り込み信
号入力に対応する数だけ設けられ、通常は正規の時計と
して動作し、前記複数の割り込み信号を入力した時には
対応する時計としての動作を停止し、前記ＣＰＵで割り
込み信号に対して所定の処理を完了した時前記ＣＰＵか
らの制御信号により標準時計回路の時刻に基づいて時計
としての動作を再開する複数の時計回路900-1 〜900-n
を前記割り込み制御部に付加する。
【００１２】そして、上記時計回路の停止した時刻によ
りＣＰＵ120で各割り込み信号の発生時刻を認識するよ
うに構成する。
りＣＰＵ120で各割り込み信号の発生時刻を認識するよ
うに構成する。
【００１３】
【作用】図１において、前記複数の割り込み信号を入力
した時には複数の時計回路900-1 〜900-nのうち対応す
る時計回路の時計としての動作を停止する。そして、Ｃ
ＰＵ120で各割り込み信号に対して順次所定の処理を行
う時、上記時計回路の停止した時刻により対応する割り
込み信号の発生時刻を認識する。
した時には複数の時計回路900-1 〜900-nのうち対応す
る時計回路の時計としての動作を停止する。そして、Ｃ
ＰＵ120で各割り込み信号に対して順次所定の処理を行
う時、上記時計回路の停止した時刻により対応する割り
込み信号の発生時刻を認識する。
【００１４】この結果、同時に複数の割り込みが発生し
た時に各割り込みの発生した時刻をＣＰＵが正確に認識
することが可能となる。図２の場合も、前述した図１の
場合と同様である。
た時に各割り込みの発生した時刻をＣＰＵが正確に認識
することが可能となる。図２の場合も、前述した図１の
場合と同様である。
【００１５】
【実施例】図３は本発明の第１の実施例の割り込みコン
トローラの回路構成図である。図４は実施例の動作を説
明するためのタイムチャートである。
トローラの回路構成図である。図４は実施例の動作を説
明するためのタイムチャートである。
【００１６】図５は本発明の第２／第３の実施例の割り
込みコントローラの回路構成図である。図３において、
従来例の場合と同様に、インタラプトリクエストレジス
タ１は例えば８個の入力端子〜を有し、３個の割り
込み信号(1)(IRQ1)〜(3)(IRQ3)が入力端子〜に同時
に入力された場合について説明する。優先順位決定部２
でこれを認識し、インタラプトマスクレジスタ３に記憶
されるマスクすべき割り込み信号データにより、優先順
位を決定する。例えば優先順位が割り込み信号(1) ＞割
り込み信号(2) ＞割り込み信号(3) とすると、優先順位
決定部２ではまず割り込み信号(1) について割り込みが
発生したこと（ＩＮＴ）を制御部５を介してＣＰＵ（図
示しない）に通知するとともに、割り込み信号(1) のデ
ータを処理サービス中レジスタ４に転送して一時記憶す
る。
込みコントローラの回路構成図である。図３において、
従来例の場合と同様に、インタラプトリクエストレジス
タ１は例えば８個の入力端子〜を有し、３個の割り
込み信号(1)(IRQ1)〜(3)(IRQ3)が入力端子〜に同時
に入力された場合について説明する。優先順位決定部２
でこれを認識し、インタラプトマスクレジスタ３に記憶
されるマスクすべき割り込み信号データにより、優先順
位を決定する。例えば優先順位が割り込み信号(1) ＞割
り込み信号(2) ＞割り込み信号(3) とすると、優先順位
決定部２ではまず割り込み信号(1) について割り込みが
発生したこと（ＩＮＴ）を制御部５を介してＣＰＵ（図
示しない）に通知するとともに、割り込み信号(1) のデ
ータを処理サービス中レジスタ４に転送して一時記憶す
る。
【００１７】同時に複数の割り込み信号(1) 〜(3)が同
時に入力されたことをインタラプトリクエストレジスタ
１から新たに設けた時計制御部８に通知する。時計制御
部８ではこれを認識して、新たに設けたIRQ1用時計回路
9-1 、IRQ2用時計回路9-2 、及びIRQ3用時計回路9-3 の
計時動作を同時に停止させる。IRQ1用時計回路9-1 〜IR
Q8用時計回路9-8 を例えばカウンタにより構成する時に
は9-1 〜9-3 に対応するカウンタのカウント動作を止め
る。この結果、IRQ1用時計回路9-1 〜IRQ3用時計回路9-
3はこの時刻Ｔ1 で停止する（図４参照）。
時に入力されたことをインタラプトリクエストレジスタ
１から新たに設けた時計制御部８に通知する。時計制御
部８ではこれを認識して、新たに設けたIRQ1用時計回路
9-1 、IRQ2用時計回路9-2 、及びIRQ3用時計回路9-3 の
計時動作を同時に停止させる。IRQ1用時計回路9-1 〜IR
Q8用時計回路9-8 を例えばカウンタにより構成する時に
は9-1 〜9-3 に対応するカウンタのカウント動作を止め
る。この結果、IRQ1用時計回路9-1 〜IRQ3用時計回路9-
3はこの時刻Ｔ1 で停止する（図４参照）。
【００１８】一方、ＣＰＵ（図示しない）では、リード
ライト制御部６により処理サービス中レジスタ４から読
み出された割り込み信号(1) のデータを認識するととも
に、割り込み信号(1) の発生時刻Ｔ1 を上述したIRQ1用
時計回路9-1 により認識する。そして、ＣＰＵ（図示し
ない）で割り込み信号(1)のデータに対する処理を行
い、完了した時割り込み信号(1)の完了を制御部５に通
知し(INTA)、制御部５ではインタラプトマスクレジスタ
３を制御して割り込み信号(1)をクリアする。同時にＣ
ＰＵ（図示しない）内に有する時計回路により割り込み
信号(1) をクリアした時刻をIRQ1用時計回路9-1 に設定
して、IRQ1用時計回路9-1 の計時動作を再開する。
ライト制御部６により処理サービス中レジスタ４から読
み出された割り込み信号(1) のデータを認識するととも
に、割り込み信号(1) の発生時刻Ｔ1 を上述したIRQ1用
時計回路9-1 により認識する。そして、ＣＰＵ（図示し
ない）で割り込み信号(1)のデータに対する処理を行
い、完了した時割り込み信号(1)の完了を制御部５に通
知し(INTA)、制御部５ではインタラプトマスクレジスタ
３を制御して割り込み信号(1)をクリアする。同時にＣ
ＰＵ（図示しない）内に有する時計回路により割り込み
信号(1) をクリアした時刻をIRQ1用時計回路9-1 に設定
して、IRQ1用時計回路9-1 の計時動作を再開する。
【００１９】次に、優先順位決定部２で割り込み信号
(2) の発生したことを制御部５を介してＣＰＵ（図示し
ない）に通知し、ＣＰＵ（図示しない）では割り込み信
号(2)を認識するとともに、割り込み信号(2) の発生時
刻を上述したIRQ2用時計回路9-2 によりＴ1 と認識す
る。そして、ＣＰＵ（図示しない）で割り込み信号(2)
のデータに対する処理を完了した時インタラプトマスク
レジスタ３により割り込み信号(2)をクリアする。同時
にＣＰＵ（図示しない）内に有する時計回路により割り
込み信号(2) をクリアした時刻をIRQ2用時計回路9-2 に
設定して、IRQ2用時計回路9-2 の計時動作を再開する。
(2) の発生したことを制御部５を介してＣＰＵ（図示し
ない）に通知し、ＣＰＵ（図示しない）では割り込み信
号(2)を認識するとともに、割り込み信号(2) の発生時
刻を上述したIRQ2用時計回路9-2 によりＴ1 と認識す
る。そして、ＣＰＵ（図示しない）で割り込み信号(2)
のデータに対する処理を完了した時インタラプトマスク
レジスタ３により割り込み信号(2)をクリアする。同時
にＣＰＵ（図示しない）内に有する時計回路により割り
込み信号(2) をクリアした時刻をIRQ2用時計回路9-2 に
設定して、IRQ2用時計回路9-2 の計時動作を再開する。
【００２０】割り込み信号(3) についても同様にＣＰＵ
（図示しない）で割り込み信号(3)を認識するととも
に、割り込み信号(3) の発生時刻を上述したIRQ3用時計
回路9-3 によりＴ1 と認識する。そして、ＣＰＵ（図示
しない）で割り込み信号(3)のデータに対する処理を完
了した時インタラプトマスクレジスタ３により割り込み
信号(3)をクリアする。同時にＣＰＵ（図示しない）内
に有する時計回路により割り込み信号(3) をクリアした
時刻をIRQ3用時計回路9-3 に設定して、IRQ3用時計回路
9-3 の計時動作を再開する。以上の動作を図４にタイム
チャートで示す。上述した動作は３個の割り込み信号
(1) 〜(3) に限られるものではなく、ｎ個の割り込み信
号(1) 〜(n) についても成立することは言うまでもな
い。
（図示しない）で割り込み信号(3)を認識するととも
に、割り込み信号(3) の発生時刻を上述したIRQ3用時計
回路9-3 によりＴ1 と認識する。そして、ＣＰＵ（図示
しない）で割り込み信号(3)のデータに対する処理を完
了した時インタラプトマスクレジスタ３により割り込み
信号(3)をクリアする。同時にＣＰＵ（図示しない）内
に有する時計回路により割り込み信号(3) をクリアした
時刻をIRQ3用時計回路9-3 に設定して、IRQ3用時計回路
9-3 の計時動作を再開する。以上の動作を図４にタイム
チャートで示す。上述した動作は３個の割り込み信号
(1) 〜(3) に限られるものではなく、ｎ個の割り込み信
号(1) 〜(n) についても成立することは言うまでもな
い。
【００２１】この結果、同時に複数の割り込みが発生し
た時に、各割り込みの発生した時刻をＣＰＵで正確に認
識することができる。次に本発明の第２の実施例につい
て説明する。前述した第１の実施例と異なる点は、図５
に示すように第１の実施例の構成に対して更に標準時計
回路10を追加して、ＣＰＵで割り込み処理を完了して割
り込み信号をクリアする時、同時に割り込み時に停止し
てあった対応するIRQ 用時計回路の時刻をＣＰＵからの
指示により標準時計回路10の時刻に再設定するようにし
たことにある。
た時に、各割り込みの発生した時刻をＣＰＵで正確に認
識することができる。次に本発明の第２の実施例につい
て説明する。前述した第１の実施例と異なる点は、図５
に示すように第１の実施例の構成に対して更に標準時計
回路10を追加して、ＣＰＵで割り込み処理を完了して割
り込み信号をクリアする時、同時に割り込み時に停止し
てあった対応するIRQ 用時計回路の時刻をＣＰＵからの
指示により標準時計回路10の時刻に再設定するようにし
たことにある。
【００２２】即ち、優先順位決定部２に複数の割り込み
信号(1) 〜(3)が同時に入力された時、時計制御部８でI
RQ1用時計回路9-1 〜IRQ3用時計回路9-3 の計時動作を
同時に停止させ、これら時計回路はこの時刻Ｔ1 で停止
する。次に、優先順位決定部２でまず割り込み信号(1)
の発生したことをＣＰＵ（図示しない）に通知し、ＣＰ
Ｕ（図示しない）では割り込み信号(1)を認識するとと
もに、割り込み信号(1)の発生時刻を上述したIRQ1用時
計回路9-1 によりＴ1 と認識する。そして、ＣＰＵ（図
示しない）で割り込み信号(1)のデータに対する処理を
完了した時これを制御部５に通知し、制御部５ではイン
タラプトマスクレジスタ３を制御して割り込み信号(1)
をクリアする。
信号(1) 〜(3)が同時に入力された時、時計制御部８でI
RQ1用時計回路9-1 〜IRQ3用時計回路9-3 の計時動作を
同時に停止させ、これら時計回路はこの時刻Ｔ1 で停止
する。次に、優先順位決定部２でまず割り込み信号(1)
の発生したことをＣＰＵ（図示しない）に通知し、ＣＰ
Ｕ（図示しない）では割り込み信号(1)を認識するとと
もに、割り込み信号(1)の発生時刻を上述したIRQ1用時
計回路9-1 によりＴ1 と認識する。そして、ＣＰＵ（図
示しない）で割り込み信号(1)のデータに対する処理を
完了した時これを制御部５に通知し、制御部５ではイン
タラプトマスクレジスタ３を制御して割り込み信号(1)
をクリアする。
【００２３】同時にＣＰＵ（図示しない）から時計制御
部８にIRQ1用時計回路9-1 の再スタートを指示する信号
を送ると、時計制御部８では標準時計回路10の現在時刻
をIRQ1用時計回路9-1 に設定して、IRQ1用時計回路9-1
の計時動作を再開する。割り込み信号(2) 、割り込み信
号(3) の発生時刻についても同様にして行う。
部８にIRQ1用時計回路9-1 の再スタートを指示する信号
を送ると、時計制御部８では標準時計回路10の現在時刻
をIRQ1用時計回路9-1 に設定して、IRQ1用時計回路9-1
の計時動作を再開する。割り込み信号(2) 、割り込み信
号(3) の発生時刻についても同様にして行う。
【００２４】次に本発明の第３の実施例について説明す
る。第３の実施例では、図５に点線で示すように制御部
５内に再スタート指示部11（ハードウェア）を追加して
設ける。ＣＰＵ（図示しない）で割り込み信号(1) のデ
ータに対する処理を完了した時これを制御部５に通知す
ると、制御部５ではインタラプトマスクレジスタ３を制
御して割り込み信号(1) をクリアするとともに、再スタ
ート指示部11を駆動して、時計制御部８にIRQ1用時計回
路9-1 の再スタートを指示する信号を出力する。時計制
御部８では標準時計回路10の現在時刻をIRQ1用時計回路
9-1 に設定して、IRQ1用時計回路9-1 の計時動作を再開
する。割り込み信号(2) 、割り込み信号(3) についても
同様にして行う。
る。第３の実施例では、図５に点線で示すように制御部
５内に再スタート指示部11（ハードウェア）を追加して
設ける。ＣＰＵ（図示しない）で割り込み信号(1) のデ
ータに対する処理を完了した時これを制御部５に通知す
ると、制御部５ではインタラプトマスクレジスタ３を制
御して割り込み信号(1) をクリアするとともに、再スタ
ート指示部11を駆動して、時計制御部８にIRQ1用時計回
路9-1 の再スタートを指示する信号を出力する。時計制
御部８では標準時計回路10の現在時刻をIRQ1用時計回路
9-1 に設定して、IRQ1用時計回路9-1 の計時動作を再開
する。割り込み信号(2) 、割り込み信号(3) についても
同様にして行う。
【００２５】この結果、第２の実施例のようなＣＰＵか
ら時計制御部８に再スタートの指示信号を送る手続きを
省略することができる。
ら時計制御部８に再スタートの指示信号を送る手続きを
省略することができる。
【００２６】
【発明の効果】以上説明したように本発明によれば、複
数の割り込み信号を入力した時には対応する時計回路の
時計としての動作を停止し、この時計回路の停止した時
刻により各割り込みの発生した時刻をＣＰＵで正確に認
識することができる。
数の割り込み信号を入力した時には対応する時計回路の
時計としての動作を停止し、この時計回路の停止した時
刻により各割り込みの発生した時刻をＣＰＵで正確に認
識することができる。
【図１】は請求項１の発明の原理図、
【図２】は請求項２の発明の原理図、
【図３】は本発明の第１の実施例の割り込みコントロー
ラの回路構成図、
ラの回路構成図、
【図４】は実施例の動作を説明するためのタイムチャー
ト、
ト、
【図５】は本発明の第２／第３の実施例の割り込みコン
トローラの回路構成図、
トローラの回路構成図、
【図６】は従来例の割り込みコントローラの回路構成
図、
図、
【図７】は従来例の動作を説明するためのタイムチャー
トである。
トである。
100 は標準時計回路、120 はＣＰＵ、500 は割り込み制
御部、 900-1 〜900-n は複数の時計回路 を示す。
御部、 900-1 〜900-n は複数の時計回路 を示す。
Claims (2)
- 【請求項１】 複数の割り込み信号入力の優先順位を決
定して該優先順位にしたがって該割り込み信号をＣＰＵ
に転送する割り込み制御部(500) と、該割り込み制御部
から転送されてきた割り込み信号の発生時刻を認識し所
定の処理を行うＣＰＵ(120) とを有する伝送装置の割り
込み制御方式において、 少なくとも前記複数の割り込み信号入力に対応する数だ
け設けられ、通常は正規の時計として動作し、前記複数
の割り込み信号を入力した時には対応する該時計として
の動作を停止し、前記ＣＰＵで該割り込み信号に対して
所定の処理を完了した時該完了した時刻に基づいて前記
ＣＰＵからの制御信号により該時計としての動作を再開
する複数の時計回路(900-1〜900-n)を前記割り込み制御
部に付加し、 該時計回路の停止した時刻により前記ＣＰＵで各割り込
み信号の発生時刻を認識する構成としたことを特徴とす
る伝送装置の割り込み制御方式。 - 【請求項２】 複数の割り込み信号入力の優先順位を決
定して該優先順位にしたがって該割り込み信号をＣＰＵ
に転送する割り込み制御部(500) と、該割り込み制御部
から転送されてきた割り込み信号の発生時刻を認識し所
定の処理を行うＣＰＵ(120) とを有する伝送装置の割り
込み制御方式において、 正規の時計として動作する標準時計回路(100) と、 少なくとも前記複数の割り込み信号入力に対応する数だ
け設けられ、通常は正規の時計として動作し、前記複数
の割り込み信号を入力した時には対応する該時計として
の動作を停止し、前記ＣＰＵで該割り込み信号に対して
所定の処理を完了した時前記ＣＰＵからの制御信号によ
り該標準時計回路の時刻に基づいて該時計としての動作
を再開する複数の時計回路(900-1〜900-n)を前記割り込
み制御部に付加し、 該時計回路の停止した時刻により前記ＣＰＵで各割り込
み信号の発生時刻を認識する構成としたことを特徴とす
る伝送装置の割り込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33335392A JPH06187166A (ja) | 1992-12-15 | 1992-12-15 | 伝送装置の割り込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33335392A JPH06187166A (ja) | 1992-12-15 | 1992-12-15 | 伝送装置の割り込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187166A true JPH06187166A (ja) | 1994-07-08 |
Family
ID=18265167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33335392A Withdrawn JPH06187166A (ja) | 1992-12-15 | 1992-12-15 | 伝送装置の割り込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06187166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4027659A1 (de) * | 1989-08-31 | 1991-03-14 | Minolta Camera Kk | Bilderzeugungsgeraet |
-
1992
- 1992-12-15 JP JP33335392A patent/JPH06187166A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4027659A1 (de) * | 1989-08-31 | 1991-03-14 | Minolta Camera Kk | Bilderzeugungsgeraet |
| DE4027659C2 (de) * | 1989-08-31 | 2003-05-28 | Minolta Camera Kk | Drucker |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |