JPH06187167A - 割り込み制御回路及び割り込み制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 割り込み用入力端子数を必要最小限に抑え、
かつより多くの割り込み要求に対応できる割り込み制御
回路及び割り込み制御方式を得る。 【構成】 外部回路３ａ〜３ｆの割り込み要求信号４ａ
〜４ｆは、レジスタ回路５０のレジスタ５ａ〜５ｆに付
与されるように接続されるとともに、論理和回路６に付
与されるように接続される。レジスタ回路５０は、ＣＰ
Ｕ１と読み書き可能に接続され、論理和回路６は、割り
込み要求信号４ａ〜４ｆの論理和信号７を割り込み用入
力端子２ａに出力する。 【効果】 一つの割り込み用入力端子を設けるだけで、
複数の外部回路に対する割り込み処理を実行することが
できるため、割り込み用入力端子数を必要最小限に抑え
ながら多くの割り込み要求に対応できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、外部回路からの割り
込み要求に対する割り込み処理を制御する割り込み制御
回路及び割り込み制御方法に関する。

【０００２】

【従来の技術】図１１は、従来の割り込み制御回路の構
成を示す回路図である。同図に示すように、複数の外部
回路３ａ〜３ｃそれぞれからの割り込み要求信号４ａ〜
４ｃが、ＣＰＵ１の割り込み用入力端子２ａ〜２ｃに付
与されるように構成されている。なお、図示しないが、
ＣＰＵ１は、外部回路３ａ〜３ｃに対する割り込み処理
が実行可能となるように、外部回路３ａ〜３ｃと接続さ
れている。

【０００３】外部回路３ａ〜３ｃの割り込み要求信号４
ａ〜４ｃが、割り込み用入力端子２ａ〜２ｃを介してＣ
ＰＵ１に付与されると、ＣＰＵ１は割り込み要求信号４
を受けた外部回路３に対し割り込み処理を行う。

【０００４】

【発明が解決しようとする課題】従来の割り込み制御回
路は以上のように構成されており、１つの割り込み要求
に対し、１つの割り込み用入力端子２が割り当てられる
構成であったため、ＣＰＵ１の割り込み用入力端子２の
数以上の割り込みを処理することができなかった。

【０００５】一方、ＣＰＵ１は、ＬＳＩのチップサイ
ズ、パッケージサイズ、また価格の面から、一般に端子
数の制約を受けるため、端子数を増加させることは困難
である。したがって、多数の割り込み処理に対応すべく
割り込み用入力端子数を増加させることは現実的ではな
い。

【０００６】この発明は上記問題点を解決するためにな
されたもので、割り込み用入力端子数を必要最小限に抑
え、かつより多くの割り込み要求に対応できる割り込み
制御回路及び割り込み制御方式を得ることを目的とす
る。

【０００７】

【課題を解決するための手段】この発明にかかる請求項
１記載の割り込み制御回路は、ＣＰＵ入力割り込み要求
信号を取り込む割り込み用入力端子を有し、複数の外部
回路それぞれに対する割り込み処理が実行可能なＣＰＵ
と、前記複数の外部回路に対応して設けられ、前記複数
の外部回路からの複数の割り込み要求信号を格納データ
として格納する複数のレジスタからなる記憶手段と、前
記複数の割り込み要求信号を受け、前記複数の割り込み
要求信号の少なくとも１つが割り込み要求を指示すると
き、割り込み要求を指示する前記ＣＰＵ入力割り込み要
求信号を前記割り込み用入力端子に出力する割り込み要
求制御手段を備え、前記ＣＰＵは、前記記憶手段の前記
複数のレジスタそれぞれに対し、前記格納データの読み
書き可能に接続される。

【０００８】この発明にかかる請求項２記載の割り込み
制御方式は、請求項１記載の割り込み制御回路を用い、
前記ＣＰＵ入力割り込み要求信号が割り込み要求を指示
する時の制御方式であって、(a) 前記記憶手段の前記複
数のレジスタの格納データを読み出して、前記複数の外
部回路のうち、割り込み要求を行った外部回路を割り込
み要求外部回路として特定するステップと、(b) 前記割
り込み要求外部回路に対して割り込み処理を行うステッ
プと、(c) 前記割り込み要求外部回路の前記割り込み要
求信号の割り込み要求指示をクリアするとともに、前記
複数のレジスタのうち、前記割り込み要求外部回路に対
応するレジスタの前記格納データの割り込み要求指示を
クリアするステップとを備えて構成される。

【０００９】望ましくは、請求項３記載の割り込み制御
方式のように、前記複数の外部回路に対する割り込み処
理は予め優先順位が設定されており、前記ステップ(a)
は、前記優先順位に基づく順序で、前記割り込み要求外
部回路の特定処理を行う。

【００１０】望ましくは、請求項４記載の割り込み制御
方式のように、前記ステップ(a) は、所定の特定処理順
序に基づき、前回特定した割り込み要求外部回路の次に
順序設定された外部回路から、割り込み要求外部回路の
特定処理を行う。

【００１１】この発明にかかる請求項５記載の割り込み
制御方式は、請求項１記載の割り込み制御回路を用い、
前記ＣＰＵ入力割り込み要求信号が割り込み要求を指示
する時、前記複数の外部回路それぞれに対する実際の割
り込み処理を行う複数の割り込み処理タスクと、前記割
り込み処理タスクの実行を制御する割り込みハンドラと
を独立に実行する方式であって、前記割り込みハンドラ
は、(a) 前記記憶手段の前記複数のレジスタの格納デー
タを読み出して、前記複数の外部回路のうち、割り込み
要求を行った外部回路を割り込み要求外部回路として特
定するステップと、(b) 前記複数の割り込み処理タスク
のうち、前記割り込み要求外部回路用の割り込み処理タ
スクを実行可能状態にするステップと、(c) 前記割り込
み要求外部回路の前記割り込み要求信号の割り込み要求
指示をクリアするとともに、前記複数のレジスタのう
ち、前記割り込み要求外部回路に対応するレジスタの前
記格納データの割り込み要求指示をクリアするステップ
とを備え、前記割り込み要求外部回路用の前記割り込み
処理タスクは、実行可能状態になると、前記割り込み要
求外部回路に対する割り込み処理を実行する。

【００１２】望ましくは、請求項６記載の割り込み制御
方式のように、外部回路に対する割り込み処理は予め優
先順位が設定されており、前記ステップ(a) は、前記優
先順位に基づく順序で、前記割り込み要求外部回路の特
定処理を行う。

【００１３】望ましくは、請求項７記載の割り込み制御
方式のように、前記複数の割り込み処理タスクは予め優
先順位が設定されており、２つ以上の割り込み処理タス
クが同時に実行可能状態になった場合、前記優先順位に
基づく順序で割り込み処理タスクを実行する。

【００１４】この発明にかかる請求項８記載の割り込み
制御回路は、ＣＰＵ入力割り込み要求信号を取り込む割
り込み用入力端子と、汎用の入出力回路と入出力データ
の授受を行うとともに、複数の外部回路からの複数の割
り込み要求信号が付与される複数の汎用入出力ポートと
を有し、前記複数の外部回路それぞれに対する割り込み
処理が実行可能なＣＰＵと、前記複数の割り込み要求信
号を受け、前記複数の割り込み要求信号の少なくとも１
つが割り込み要求を指示するとき、割り込み要求を指示
する前記ＣＰＵ入力割り込み要求信号を前記割り込み用
入力端子に出力する割り込み要求制御手段とを備えて構
成される。

【００１５】この発明にかかる請求項９記載の割り込み
制御方式は、請求項８記載の割り込み制御回路を用い、
前記ＣＰＵ入力割り込み要求信号が割り込み要求を指示
する時の制御方式であって、(a) 前記複数の汎用入出力
ポートに付与される前記複数の割り込み要求信号の信号
レベルを読み出して、前記複数の外部回路のうち、割り
込み要求を行った外部回路を割り込み要求外部回路とし
て特定するステップと、(b) 前記割り込み要求外部回路
に対して割り込み処理を行うステップと、(c)前記割り
込み要求外部回路の前記割り込み要求信号の割り込み要
求指示をクリアするステップとを備える。

【００１６】望ましくは、請求項１０記載の割り込み制
御方式のように、前記複数の外部回路に対する割り込み
処理は予め優先順位が設定されており、前記ステップ
(a) は、前記優先順位に基づく順序で、前記割り込み要
求外部回路の特定処理を行う。

【００１７】望ましくは、請求項１１記載の割り込み制
御方式のように、前記ステップ(a)は、所定の特定処理
順序に基づき、前回特定した割り込み要求外部回路の次
に順序設定された外部回路から、割り込み要求外部回路
の特定処理を行う。

【００１８】この発明にかかる請求項１２記載の割り込
み制御方式は、請求項８記載の割り込み制御回路を用
い、前記ＣＰＵ入力割り込み要求信号が割り込み要求を
指示する時、前記複数の外部回路それぞれに対する実際
の割り込み処理を行う複数の割り込み処理タスクと、前
記割り込み処理タスクの実行を制御する割り込みハンド
ラとを独立に実行する方式であって、前記割り込みハン
ドラは、(a) 前記複数の汎用入出力ポートに付与される
前記複数の割り込み要求信号の信号レベルを読み出し
て、前記複数の外部回路のうち、割り込み要求を行った
外部回路を割り込み要求外部回路として特定するステッ
プと、(b) 前記複数の割り込み処理タスクのうち、前記
割り込み要求外部回路用の割り込み処理タスクを実行可
能状態にするステップと、(c) 前記割り込み要求外部回
路の前記割り込み要求信号の割り込み要求指示をクリア
するステップとを備え、前記割り込み要求外部回路用の
前記割り込み処理タスクは、実行可能状態になると、前
記割り込み要求外部回路に対する割り込み処理を実行す
る。

【００１９】望ましくは、請求項１３記載の割り込み制
御方式のように、外部回路に対する割り込み処理は予め
優先順位が設定されており、前記ステップ(a) は、前記
優先順位に基づく順序で、前記割り込み要求外部回路の
特定処理を行う。

【００２０】望ましくは、請求項１４記載の割り込み制
御方式のように、前記複数の割り込み処理タスクは予め
優先順位が設定されており、２つ以上の割り込み処理タ
スクが同時に実行可能状態になった場合、前記優先順位
に基づく順序で割り込み処理タスクを実行する。

【００２１】

【作用】この発明における請求項１記載の割り込み制御
回路のＣＰＵは、記憶手段の複数のレジスタそれぞれに
対し、格納データの読み書き可能に接続されているた
め、記憶手段を介して複数の外部回路の割り込み要求信
号が割り込み要求を指示するか否かを検出することがで
きる。

【００２２】したがって、請求項２記載の割り込み制御
方式のように、ＣＰＵ入力割り込み要求信号が割り込み
要求を指示する時、記憶手段の複数のレジスタの格納デ
ータを読み出して、複数の外部回路のうち、割り込み要
求を行った外部回路を割り込み要求外部回路として特定
することができる。

【００２３】なお、記憶手段と読み書き可能に接続する
のに必要とする入出力端子は、本来接続されるべき外部
記憶装置用の入出力端子を共用することができるため、
新たに設ける必要はない。

【００２４】また、請求項５記載の割り込み制御方式の
ように、複数の外部回路それぞれに対する実際の割り込
み処理を行う複数の割り込み処理タスクと、割り込み処
理タスクの実行を制御する割り込みハンドラとを独立に
実行することもできる。

【００２５】この発明における請求項８記載の割り込み
制御回路のＣＰＵは、複数の汎用入出力ポートに複数の
外部回路からの複数の割り込み要求信号が付与されるた
め、複数の汎用入出力ポートを介して複数の外部回路の
割り込み要求信号が割り込み要求を指示するか否かを検
出することができる。

【００２６】したがって、請求項９記載の割り込み制御
方式のように、ＣＰＵ入力割り込み要求信号が割り込み
要求を指示する時、複数の汎用入出力ポートに付与され
る前記複数の割り込み要求信号の信号レベルを読み出し
て、複数の外部回路のうち、割り込み要求を行った外部
回路を割り込み要求外部回路として特定することができ
る。

【００２７】なお、汎用入出力ポートは、本来接続され
るべき入出力回路のポートを共用しているため、新たに
設ける必要はない。

【００２８】また、請求項１２記載の割り込み制御方式
のように、複数の外部回路それぞれに対する実際の割り
込み処理を行う複数の割り込み処理タスクと、割り込み
処理タスクの実行を制御する割り込みハンドラとを独立
に実行することもできる。

【００２９】

【実施例】

＜第１の実施例＞図１はこの発明の第１の実施例である
割り込み制御回路の構成を示す回路図である。同図に示
すように、外部回路３ｇ，３ｈはそれぞれ割り込み用入
力端子２ｂ，２ｃに接続され、割り込み要求信号４ｇ，
４ｈが、ＣＰＵ１に直接付与されるように構成されてい
る。

【００３０】一方、外部回路３ａ〜３ｆの割り込み要求
信号４ａ〜４ｆは、レジスタ回路５０のレジスタ５ａ〜
５ｆに付与されるように接続されるとともに、論理和回
路６に付与されるように接続される。なお、外部回路３
ａ〜３ｆの割り込み要求信号４ａ〜４ｆは、割り込み要
求を指示する場合にＨレベル（論理“１”）となり、割
り込み要求を指示しない場合にＬレベル（論理“０”）
となる信号である。なお、図１では図示しないが、ＣＰ
Ｕ１は、外部回路３ａ〜３ｃに対する割り込み処理が実
行可能となるように、外部回路３ａ〜３ｃと接続されて
いる。

【００３１】レジスタ回路５０は、ＣＰＵ１の読み出し
制御端子１１及び書き込み制御端子１２を介して、読み
出し制御信号ＲＤ及び書き込み制御信号ＷＲが入力可能
に接続され、レジスタ回路５０の各レジスタ５ａ〜５ｆ
は、ＣＰＵ１のデータ入出力端子１３ａ〜１３ｆを介し
て、データの書き込み及び読み出し可能に接続される。

【００３２】論理和回路６は、割り込み要求信号４ａ〜
４ｆの論理和信号７を割り込み用入力端子２ａに出力す
る。

【００３３】なお、読み出し制御端子１１、書き込み制
御端子１２及びデータ入出力端子１３ａ〜１３ｆは、Ｒ
ＡＭ，ＲＯＭ等の通常の外部メモリとの接続に用いられ
る端子を、レジスタ回路５０にも用いたにすぎず、レジ
スタ回路５０との接続用に新たに設けたものではない。

【００３４】このような構成において、外部回路３ａ〜
３ｆのいずれかの割り込み要求信号４ａ〜４ｆが、割り
込み要求を指示するＨレベルになると、論理和回路６か
ら、Ｈレベルの論理和信号７が割り込み用入力端子２ａ
に付与されることにより、ＣＰＵ１に対して割り込み要
求がなされる。

【００３５】図２は、第１の実施例の割り込み制御回路
において、割り込み用入力端子２ａを介してＣＰＵ１に
割り込み要求が生じた場合の割り込み処理ルーチンを示
すフローチャートである。

【００３６】なお、割り込み用入力端子２ａは、入力さ
れる信号の信号レベルを検出するレベルセンスに設定し
てある。

【００３７】図２を参照して、まず、ステップＳ１で、
読み出しを指示する読み出し制御信号ＲＤをレジスタ回
路５０に付与した後、レジスタ回路５０内の各レジスタ
５ａ〜５ｆの格納データをデータ入出力端子１３ａ〜１
３ｆを介して読み出す。

【００３８】そして、ステップＳ２で、各レジスタ５ａ
〜５ｆの格納データの値を検出し、１つでも“Ｈ”を検
出すると、「割り込み（要求）有り」と判断し、ステッ
プＳ３に移行し、すべてが“Ｌ”の場合、「割り込み
（要求）無し」と判断し、割り込み処理ルーチンから復
帰する。

【００３９】ステップＳ３で、レジスタ５ａ〜５ｆのう
ち、格納データが“Ｈ”であるレジスタ５に対応する外
部回路３ａ〜３ｆの一つを、割り込み要求を行った割り
込み発生源である割り込み要求外部回路として特定す
る。続いて、ステップＳ４で、ステップＳ３で特定した
割り込み要求外部回路に対する割り込み処理を行う。

【００４０】割り込み処理が終了すると、ステップＳ５
で、割り込み要求外部回路から出力される割り込み要求
信号を“Ｌ”にクリアするととともに、書き込みを指示
する書き込み制御信号ＷＲをレジスタ回路５０に付与し
た後、割り込み要求外部回路に対応するレジスタ５ａ〜
５ｆに“Ｌ”を書き込み、割り込み要求をクリアする。

【００４１】ステップＳ５が終了すると、ステップＳ２
に戻り、以降、ステップＳ２で「割り込み（要求）無
し」と判断されるまで、ステップＳ２〜Ｓ５を繰り返
す。

【００４２】なお、外部回路３ｇ，３ｈから割り込み要
求があった場合は、従来同様に割り込み処理が行われ
る。

【００４３】このように構成することにより、１つの割
り込み用入力端子２ａで、複数の割り込み要求に対応す
ることができるため、割り込み用入力端子数を必要最小
限に抑えて、より多くの割り込み要求に対応できる。 ＜第２の実施例＞図３はこの発明の第２の実施例である
割り込み制御回路の構成を示す回路図である。同図に示
すように、外部回路３ｇ，３ｈはそれぞれ割り込み用入
力端子２ｂ，２ｃに接続され、割り込み要求信号４ｇ，
４ｈがＣＰＵ１に直接付与されるように構成されてい
る。

【００４４】一方、外部回路３ａ〜３ｆの割り込み要求
信号４ａ〜４ｆは、ＣＰＵ１の汎用入出力ポート１０ａ
〜１０ｆに接続され、割り込み要求信号４ａ〜４ｆが、
ＣＰＵ１に直接付与されるように構成される。また、割
り込み要求信号４ａ〜４ｆは、論理和回路６にも付与さ
れる。なお、外部回路３ａ〜３ｆの割り込み要求信号４
ａ〜４ｆは、割り込み要求を指示する場合にＨレベルと
なる信号である。なお、図３では図示しないが、ＣＰＵ
１は、外部回路３ａ〜３ｃに対する割り込み処理が実行
可能となるように、外部回路３ａ〜３ｃと接続されてい
る。

【００４５】論理和回路６は、割り込み要求信号４ａ〜
４ｆの論理和信号７を割り込み用入力端子２ａに出力す
る。

【００４６】なお、汎用入出力ポート１０ａ〜１０ｆ
は、外部の入出力回路で共用される端子であり、外部回
路３ａ〜３ｆの割り込み要求信号４ａ〜４ｆ入力用に新
たに設けたものではない。

【００４７】このような構成において、外部回路３ａ〜
３ｆのいずれかの割り込み要求信号４ａ〜４ｆが、割り
込み要求を指示するＨレベルになると、論理和回路６か
ら、Ｈレベルの論理和信号７が割り込み用入力端子２ａ
に付与されることにより、ＣＰＵ１に対して割り込み要
求がなされる。

【００４８】図４は、第１の実施例の割り込み制御回路
において、割り込み用入力端子２ａを介してＣＰＵ１に
割り込み要求が生じた場合の割り込み処理ルーチンを示
すフローチャートである。

【００４９】なお、割り込み用入力端子２ａは、入力さ
れる信号の信号レベルを検出するレベルセンスに設定し
てある。

【００５０】図４を参照して、まず、ステップＳ１１
で、割り込み要求信号４ａ〜４が付与される汎用入出力
ポート１０ａ〜１０ｆそれぞれの信号レベルをチェック
する。

【００５１】そして、ステップＳ１２で、汎用入出力ポ
ート１０ａ〜１０ｆの少なくとも１つの信号レベルか
ら、“Ｈ”検出すると「割り込み（要求）有り」と判断
し、ステップＳ１３に移行し、すべてが“Ｌ”の場合、
「割り込み（要求）無し」と判断し、割り込み処理ルー
チンから復帰する。

【００５２】ステップＳ１３で、汎用入出力ポート１０
ａ〜１０ｆより得られる信号の信号レベルに基づき、外
部回路３ａ〜３ｆのうち、信号レベルが“Ｈ”の汎用入
出力ポート１０ａ〜１０ｆに対応する外部回路の一つ
を、割り込み発生源である割り込み要求外部回路として
特定する。続いて、ステップＳ１４で、ステップＳ１３
で特定した割り込み要求外部回路に対する割り込み処理
を行う。

【００５３】割り込み処理が終了すると、ステップＳ１
５で、ステップＳ１３で割り込み要求外部回路の割り込
み要求信号を“Ｌ”にして、割り込み要求をクリアす
る。

【００５４】ステップＳ１５が終了すると、ステップＳ
１２に戻り、以降、ステップＳ１２で「割り込み（要
求）無し」と判断されるまで、ステップＳ１２〜Ｓ１５
を繰り返す。

【００５５】なお、外部回路３ｇ，３ｈから割り込み要
求があった場合は、従来同様に割り込み処理が行われ
る。

【００５６】このように構成することにより、１つの割
り込み用入力端子２ａで、複数の割り込み要求に対応す
ることができるため、割り込み用入力端子数を必要最小
限に抑えて、より多くの割り込み要求に対応できる。

【００５７】図５は、図２及び図４でそれぞれ示した第
１及び第２の実施例の割り込み処理ルーチン実行時にお
ける多重割り込み処理の様子を示したタイミング図であ
る。

【００５８】同図に示すように、時刻Ｔ１に、外部回路
３ａから割り込み要求を指示する“Ｈ”の割り込み要求
信号４ａが発生し、時刻Ｔ２に、外部回路３ｂから割り
込み要求を指示する“Ｈ”の割り込み要求信号４ｂが発
生している。

【００５９】この場合、先に割り込み要求があった外部
回路３ａに対する割り込み処理が、行われる。そして、
時刻Ｔ３に、外部回路３ａに対する割り込み処理が終了
すると同時に割り込み要求信号４ａが“Ｌ”に立ち下げ
される。

【００６０】時刻Ｔ３の時点で、割り込み要求信号４ｂ
が“Ｈ”で、論理和信号７が“Ｈ”を維持しているた
め、割り込み処理ルーチンが続行され、時刻Ｔ３から、
外部回路３ｂに対する割り込み処理が行われる。

【００６１】そして、時刻Ｔ４に、外部回路３ｂに対す
る割り込み処理が終了すると同時に割り込み要求信号４
ｂが“Ｌ”に立ち下げられる。その結果、論理和信号７
も“Ｌ”に立ち下がるため、割り込み処理ルーチンは終
了し、時刻Ｔ４から、ＣＰＵ１は通常処理を行う。 ＜第３の実施例＞図６は、この発明の第３の実施例であ
る割り込み制御方式による割り込み処理ルーチンを示す
フローチャートである。割り込み制御回路としては、図
１で示した第１の実施例の構成でも、図３で示した第２
の実施例の構成でもよい。なお、この割り込み処理ルー
チンは、割り込み用入力端子２ａに割り込み要求があっ
た場合の割り込み処理ルーチンである。

【００６２】まず、ステップＳ２１で、割り込み発生源
のチェックを行う。この動作は、第１の実施例の割り込
み制御回路に対しては、レジスタ回路５０内のレジスタ
５ａ〜５ｆの格納データの内容検証（図２のステップＳ
１）に相当し、第２の実施例の割り込み制御回路に対し
ては、汎用入出力ポート１０ａ〜１０ｆより得られる信
号の信号レベルの検証動作（図４のステップＳ１１）に
相当する。

【００６３】そして、ステップＳ２２で、割り込み要求
信号４ａが割り込み要求を指示している“Ｈ”であるか
を検証し、“Ｈ”であれば、ステップＳ２３に移行し、
“Ｈ”でなければステップＳ２５以降の外部回路３ｂに
対する割り込み処理ルーチンに移行する。

【００６４】ステップＳ２２で、ＹＥＳと判定されると
ステップＳ２３に移行する。ステップＳ２３では、外部
回路３ａに対する割り込み処理を行い、ステップＳ２４
で割り込み要求信号４ａを“Ｌ”にし、第１の実施例の
割り込み制御回路の場合は、さらに、レジスタ５ａの格
納データを“Ｌ”にして、割り込み要求をクリアする。

【００６５】以上、ステップＳ２２〜Ｓ２４が外部回路
３ａに対する割り込み処理ルーチンである。

【００６６】以降、同様に、外部回路３ｂに対する割り
込み処理ルーチン（ステップＳ２５〜Ｓ２７）、外部回
路３ｃに対する割り込み処理ルーチン（ステップＳ２８
〜Ｓ３０）、外部回路３ｄに対する割り込み処理ルーチ
ン（ステップＳ３１〜Ｓ３３）、外部回路３ｅに対する
割り込み処理ルーチン（ステップＳ３４〜Ｓ３６）、外
部回路３ｆに対する割り込み処理ルーチン（ステップＳ
３７〜Ｓ３９）を順次実行した後、割り込み処理から復
帰する。

【００６７】このように、割り込み処理を実行すること
により、外部回路３ａ、３ｂ、３ｃ、３ｄ、３ｅ及び３
ｆの順に、優先順位をつけた割り込み処理を行うことが
できた。 ＜第４の実施例＞図７は、この発明の第４の実施例であ
る割り込み制御方式による割り込み処理ルーチンを示す
フローチャートである。割り込み制御回路としては、図
１で示した第１の実施例の構成でも、図３で示した第２
の実施例の構成でもよい。ただし、どちらの構成におい
ても、前回の割り込み処理実行外部回路を記憶する割り
込み実行記憶手段が新たに設けられる。加えて、割り込
み要求外部回路の特定順位として、外部回路３ａ、３
ｂ、３ｃ、３ｄ、３ｅ、３ｆの順序が予め設定される。

【００６８】また、図７で示した割り込み処理ルーチン
は、割り込み用入力端子２ａに割り込み要求があった場
合の割り込み処理ルーチンである。

【００６９】まず、ステップＳ４１で、割り込み発生源
のチェックを行う。この動作は、第１の実施例の割り込
み制御回路に対しては、レジスタ回路５０のレジスタ５
ａ〜５ｆの格納データの内容検証（図２のステップＳ
１）に相当し、第２の実施例の割り込み制御回路に対し
ては、汎用入出力ポート１０ａ〜１０ｆより得られる信
号の信号レベルの検証動作（図４のステップＳ１１）に
相当する。

【００７０】そして、ステップＳ４２で、ステップＳ４
１の割り込み発生源のチェックに基づき、割り込み要求
信号４ａ〜４ｆの少なくとも１つが“Ｈ”であると検出
すると、「割り込み（要求）有り」と判断し、ステップ
Ｓ４３に移行し、すべてが“Ｌ”（論理“０”）の場
合、「割り込み（要求）無し」と判断し、割り込み処理
ルーチンから復帰する。

【００７１】ステップＳ４３で、割り込み実行記憶手段
から、前回割り込み処理を行った外部回路をチェックす
る。

【００７２】そして、ステップＳ４４で、前回割り込み
処理を行った外部回路の次に順序設定がなされた、外部
回路の割り込み要求をチェックする。例えば、前回割り
込み処理を行った外部回路が外部回路３ｃであった場
合、外部回路３ｄの割り込み要求がチェックされ、以
降、このステップでは、外部回路３ｅ、３ｆ，３ａ、３
ｂ、３ｃの順でチェックされる。

【００７３】次に、ステップＳ４５で、チェック対象の
外部回路から、割り込み要求を指示する割り込み要求信
号が出力されているか否かが検証される。割り込み要求
を指示した判定すると、チェック対象の外部回路を割り
込み要求外部回路と認識し、ステップＳ４６に移行し、
割り込み要求を指示していないと判定すると、ステップ
Ｓ４４に戻る。

【００７４】ステップＳ４６で、ステップＳ４５で認識
された割り込み要求外部回路に対する割り込み処理を実
行する。

【００７５】そして、ステップＳ４７で割り込み要求外
部回路の割り込み要求信号を“Ｌ”にし、第１の実施例
の割り込み制御回路の場合は、さらに、割り込み要求外
部回路に対応するレジスタ５の格納データを“Ｌ”にし
て、割り込み要求をクリアする。

【００７６】その後、割り込み要求外部回路を、前回割
り込み処理を行った外部回路として、割り込み実行記憶
手段に登録して、データの更新を行う。 ＜第５の実施例＞図８及び図９は、この発明の第５の実
施例である割り込み制御方式による割り込み処理ルーチ
ンを示すフローチャートである。割り込み制御回路とし
ては、図１で示した第１の実施例の構成でも、図３で示
した第２の実施例の構成でもよい。なお、この割り込み
処理ルーチンは、割り込み用入力端子２ａに割り込み要
求があった場合の割り込み処理ルーチンである。

【００７７】図８は割り込みハンドラの動作を示してお
り、図９は割り込み処理タスクの動作を示しおり、これ
らの動作は互いに独立して行うことができる。

【００７８】以下、図８を参照して割り込みハンドラの
動作を説明する。

【００７９】まず、ステップＳ５１で、割り込み発生源
のチェックを行う。この動作は、第１の実施例の割り込
み制御回路に対しては、レジスタ回路５０のレジスタ５
ａ〜５ｆの格納データの内容検証（図２のステップＳ
１）に相当し、第２の実施例の割り込み制御回路に対し
ては、汎用入出力ポート１０ａ〜１０ｆより得られる信
号の信号レベルの検証動作（図４のステップＳ１１）に
相当する。

【００８０】そして、ステップＳ５２で、割り込み要求
を指示している割り込み要求信号４ａに基づき、該当す
る外部回路３に対して割り込み処理を行う割り込み処理
タスクをレディ状態（実行可能状態）にする。

【００８１】次に、ステップＳ５３で、割り込み要求外
部回路の割り込み要求信号を“Ｌ”にし、第１の実施例
の割り込み制御回路の場合は、さらに、割り込み要求外
部回路に対応するレジスタ５の格納データを“Ｌ”にし
て、割り込み要求をクリアした後、割り込みハンドラを
終了する。

【００８２】以下、図９を参照して割り込みタスク処理
の動作を説明する。

【００８３】ステップＳ６１は待機状態であり、割り込
みハンドラの指示によりレディ状態にされ、モニタプラ
グラムと呼ばれる割り込み処理タスク制御プログラムに
実行指示が与えらると、はじめてステップＳ６２に移行
する。そして、ステップＳ６２で、該当する外部回路３
に対する割り込み処理を実行する。

【００８４】なお、割り込みタスク処理は、１つの外部
回路３の割り込み処理に対し１つ設けられる処理であ
る。

【００８５】このように、第５の実施例では、割り込み
処理を、割り込みハンドラ処理と割り込み処理タスクと
に分けて独立して実行することができる。その結果、割
り込みハンドラは実際の割り込み処理を割り込み処理タ
スクに任せることができるため、多数の割り込み発生源
が存在し、個々の割り込発生源に対応した処理が複雑な
場合等の複雑な割り込み制御を、比較的簡単に行うこと
ができる。 ＜第６の実施例＞図１０は、この発明の第６の実施例で
ある割り込み制御方式による割り込み処理ルーチンを示
すフローチャートである。割り込み制御回路としては、
図１で示した第１の実施例の構成でも、図３で示した第
２の実施例の構成でもよい。なお、この割り込み処理ル
ーチンは、割り込み用入力端子２ａに割り込み要求があ
った場合の割り込み処理ルーチンである。また、図１０
の割り込み処理ルーチンは、図８で示した第５の実施例
の割り込みハンドラの処理に相当し、実際の割り込み処
理は、図９で示した第５の実施例の割り込み処理タスク
が行う。

【００８６】まず、ステップＳ１０１で、割り込み発生
源のチェックを行う。この動作は、第１の実施例の割り
込み制御回路に対しては、レジスタ回路５０のレジスタ
５ａ〜５ｆの格納データの内容検証（図２のステップＳ
１）に相当し、第２の実施例の割り込み制御回路に対し
ては、汎用入出力ポート１０ａ〜１０ｆより得られるの
信号レベルの検証動作（図４のステップＳ１１）に相当
する。

【００８７】そして、ステップＳ１０２で、割り込み要
求信号４ｆが割り込み要求を指示している“Ｈ”である
かを検証し、“Ｈ”であれば、ステップＳ１０３に移行
し、“Ｈ”でなければステップＳ１０５以降の外部回路
３ｅに対する割り込み処理ルーチンに移行する。

【００８８】ステップＳ１０２で、ＹＥＳと判定される
とステップＳ１０３に移行する。ステップＳ１０３で
は、外部回路３ｆ用の割り込み処理タスクをレディ状態
にする。そしてステップＳ１０４で割り込み要求信号４
ｆを“Ｌ”にして、第１の実施例の割り込み制御回路の
場合は、さらに、レジスタ５ｆの格納データを“Ｌ”に
して、割り込み要求をクリアする。

【００８９】以上、ステップＳ１０２〜Ｓ１０４が外部
回路３ｆに対する割り込み処理ルーチンである。

【００９０】以降、同様に、外部回路３ｅに対する割り
込み処理ルーチン（ステップＳ１０５〜Ｓ１０７）、外
部回路３ｄに対する割り込み処理ルーチン（ステップＳ
１０８〜Ｓ１１０）、外部回路３ｃに対する割り込み処
理ルーチン（ステップＳ１１１〜Ｓ１１３）、外部回路
３ｂに対する割り込み処理ルーチン（ステップＳ１１４
〜Ｓ１１６）、外部回路３ａに対する割り込み処理ルー
チン（ステップＳ１１７〜Ｓ１１９）を順次実行したた
後、割り込みハンドラから復帰する。

【００９１】このように、割り込みハンドラ割り込み処
理を実行することにより、モニタプラグラムによる外部
回路３ａ〜３ｆ用の割り込み処理タスクそれぞれへの実
行指示の優先順位が同一である場合、外部回路３ｆ、３
ｅ、３ｄ、３ｃ、３ｂ及び３ａの順に、優先順位をつけ
た割り込み処理を行うことができる。 ＜第７の実施例＞第６の実施例では、モニタプログラム
による割り込み処理タスクの優先順位を同一に設定した
が、割り込みハンドラによるレディ状態設定順序に関係
なく、任意に割り込み処理タスクへの実行指示の優先順
位を決定することができる。

【００９２】例えば、モニタプログラムによる割り込み
処理タスクへの実行指示の優先順位を外部回路３ａ、３
ｂ、３ｃ、３ｄ、３ｅ、３ｆの順に設定すれば、図１０
で示した第６の実施例の動作のように、外部回路３ｆ、
３ｅ、３ｄ、３ｃ、３ｂ、３ａの順に、割り込み処理タ
スクのレデイ状態を設定しても、モニタプログラムは、
外部回路３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆの順に割
り込み処理が優先的に行われるように制御する。

【００９３】このように、モニタプラグラムによる割り
込み処理タスクへの実行指示の優先順位を設定すれば、
割り込みハンドラによる割り込み処理タスクのレディ状
態設定順序に関係なく、優先順位の高い割り込み要求か
ら優先適に割り込み処理を実行することができる。

【００９４】

【発明の効果】以上説明したように、この発明における
請求項１記載の割り込み制御回路のＣＰＵは、記憶手段
の複数のレジスタそれぞれに対し、格納データの読み書
き可能に接続されているため、記憶手段を介して複数の
外部回路の割り込み要求信号が割り込み要求を指示する
か否かを検出することができる。

【００９５】したがって、請求項２記載の割り込み制御
方式のように、ＣＰＵ入力割り込み要求信号が割り込み
要求を指示する時、記憶手段の複数のレジスタの格納デ
ータを読み出して、複数の外部回路のうち、割り込み要
求を行った外部回路を割り込み要求外部回路として特定
することができる。

【００９６】なお、記憶手段と読み書き可能に接続する
のに必要とする入出力端子は、本来接続されるべき外部
記憶装置用の入出力端子を共用することができるため、
新たに設ける必要はない。

【００９７】その結果、一つの割り込み用入力端子を設
けるだけで、複数の外部回路に対する割り込み処理を実
行することができるため、割り込み用入力端子数を必要
最小限に抑えながら多くの割り込み要求に対応できる。

【００９８】この発明の請求項５記載の割り込み制御方
式は、複数の外部回路それぞれに対する実際の割り込み
処理を行う複数の割り込み処理タスクと、割り込み処理
タスクの実行を制御する割り込みハンドラとを独立に実
行するため、実際の割り込み処理を行う必要のない割り
込みハンドラにより、複雑な割り込み制御も比較的容易
に行うことができる。

【００９９】この発明における請求項８記載の割り込み
制御回路のＣＰＵは、複数の汎用入出力ポートに複数の
外部回路からの複数の割り込み要求信号が付与されるた
め、複数の汎用入出力ポートを介して複数の外部回路の
割り込み要求信号が割り込み要求を指示するか否かを検
出することができる。

【０１００】したがって、請求項９記載の割り込み制御
方式のように、ＣＰＵ入力割り込み要求信号が割り込み
要求を指示する時、複数の汎用入出力ポートに付与され
る前記複数の割り込み要求信号の信号レベルを読み出し
て、複数の外部回路のうち、割り込み要求を行った外部
回路を割り込み要求外部回路として特定することができ
る。

【０１０１】なお、汎用入出力ポートは、本来接続され
るべき入出力回路のポートを共用しているため、新たに
設ける必要はない。

【０１０２】その結果、一つの割り込み用入力端子を設
けるだけで、複数の外部回路に対する割り込み処理を実
行することができるため、割り込み用入力端子数を必要
最小限に抑えながら多くの割り込み要求に対応できる。

【０１０３】この発明における請求項１２記載の割り込
み制御方式は、複数の外部回路それぞれに対する実際の
割り込み処理を行う複数の割り込み処理タスクと、割り
込み処理タスクの実行を制御する割り込みハンドラとを
独立に実行することができるため、実際の割り込み処理
を行う必要のない割り込みハンドラにより、複雑な割り
込み制御も比較的容易に行うことができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例である割り込み制御回
路の構成を示す回路図である。

【図２】第１の実施例の割り込み制御方式を示すフロー
チャートである。

【図３】この発明の第２の実施例である割り込み制御回
路の構成を示す回路図である。

【図４】第２の実施例の割り込み制御方式を示すフロー
チャートである。

【図５】第１及び第２の実施例の割り込み制御回路の割
り込み処理状況を示すタイミング図である。

【図６】この発明の第３の実施例である割り込み制御方
式を示すフローチャートである。

【図７】この発明の第４の実施例である割り込み制御方
式を示すフローチャートである。

【図８】この発明の第５の実施例である割り込み制御方
式を示すフローチャートである。

【図９】この発明の第５の実施例である割り込み制御方
式を示すフローチャートである。

【図１０】この発明の第６の実施例である割り込み制御
方式を示すフローチャートである。

【図１１】従来の割り込み制御回路の構成を示す回路図
である。

【符号の説明】

１ ＣＰＵ ２ａ〜２ｃ 割り込み用入力端子 ３ａ〜３ｈ 外部回路 ５ａ〜５ｆ レジスタ ６ 論理和回路 ５０ レジスタ回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年４月２０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】請求項２

【補正方法】変更

【補正内容】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】請求項５

【補正方法】変更

【補正内容】

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】請求項８

【補正方法】変更

【補正内容】

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】請求項９

【補正方法】変更

【補正内容】

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】請求項１２

【補正方法】変更

【補正内容】

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】請求項１４

【補正方法】変更

【補正内容】

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】０００２

【補正方法】変更

【補正内容】

【０００２】

【従来の技術】図１１は、従来の割り込み制御回路の構
成を示す回路図である。同図に示すように、複数の外部
回路３ａ〜３ｃそれぞれからの割り込み要求信号４ａ〜
４ｃが、ＣＰＵ１の割り込み用入力端子２ａ〜２ｃに付
与されるように構成されている。なお、図示しないが、
当然のことながら、ＣＰＵ１は、外部回路３ａ〜３ｃに
対する割り込み処理が実行可能となるように、外部回路
３ａ〜３ｃと接続されている。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】

【課題を解決するための手段】この発明にかかる請求項
１記載の割り込み制御回路は、ＣＰＵ入力割り込み要求
信号を取り込むレベルセンスに設定された割り込み用入
力端子を有し、複数の外部回路それぞれに対する割り込
み処理が実行可能なＣＰＵと、前記複数の外部回路に対
応して設けられ、前記複数の外部回路からの複数の割り
込み要求信号を格納データとして格納する複数の記憶手
段と、前記複数の割り込み要求信号を受け、前記複数の
割り込み要求信号の少なくとも１つが割り込み要求を指
示するとき、割り込み要求を指示する前記ＣＰＵ入力割
り込み要求信号を前記割り込み用入力端子に出力する割
り込み要求制御手段を備え、前記ＣＰＵは、前記複数の
記憶手段のそれぞれに対し、前記格納データの読み書き
可能に接続される。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正内容】

【０００８】この発明にかかる請求項２記載の割り込み
制御方式は、請求項１記載の割り込み制御回路を用い、
前記ＣＰＵが割り込みを要求された時の制御方式であっ
て、(a) 前記複数の記憶手段の格納データを読み出し
て、前記複数の外部回路のうち、割り込み要求を行った
外部回路を割り込み要求外部回路として特定するステッ
プと、(b) 前記割り込み要求外部回路に対して割り込み
処理を行うステップと、(c) 前記割り込み要求外部回路
の前記割り込み要求信号の割り込み要求指示をクリアす
るとともに、前記複数の記憶手段のうち、前記割り込み
要求外部回路に対応する記憶手段の前記格納データの割
り込み要求指示をクリアするステップとを備えて構成さ
れる。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】この発明にかかる請求項５記載の割り込み
制御方式は、請求項１記載の割り込み制御回路を用い、
前記ＣＰＵが割り込みを要求された時、前記複数の外部
回路それぞれに対する実際の割り込み処理を行う複数の
割り込み処理タスクと、前記割り込み処理タスクの実行
を制御する割り込みハンドラとを独立に実行する方式で
あって、前記割り込みハンドラは、(a) 前記複数の記憶
手段の格納データを読み出して、前記複数の外部回路の
うち、割り込み要求を行った外部回路を割り込み要求外
部回路として特定するステップと、(b) 前記複数の割り
込み処理タスクのうち、前記割り込み要求外部回路に対
する割り込み処理タスクを実行可能状態にするステップ
と、(c) 前記割り込み要求外部回路の前記割り込み要求
信号の割り込み要求指示をクリアするとともに、前記複
数の記憶手段のうち、前記割り込み要求外部回路に対応
する記憶手段の前記格納データの割り込み要求指示をク
リアするステップとを備え、前記割り込み要求外部回路
に対する前記割り込み処理タスクは、実行可能状態にな
ると、前記割り込み要求外部回路に対する割り込み処理
を実行する。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】この発明にかかる請求項８記載の割り込み
制御回路は、ＣＰＵ入力割り込み要求信号を取り込むレ
ベルセンスに設定された割り込み用入力端子と、入力に
設定され、複数の外部回路からの複数の割り込み要求信
号を受ける複数の汎用入出力ポートとを有し、外部回路
に対する割り込み処理が実行可能なＣＰＵと、前記複数
の割り込み要求信号を受け、複数の割り込み要求信号の
少なくとも１つが割り込み要求を指示するとき、割り込
み要求を指示する前記ＣＰＵ入力割り込み要求信号を前
記割り込み用入力端子に出力する割り込み要求制御手段
とを備えて構成される。

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】この発明にかかる請求項９記載の割り込み
制御方式は、請求項８記載の割り込み制御回路を用い、
前記ＣＰＵが割り込みを要求された時の制御方式であっ
て、(a) 前記複数の汎用入出力ポートに付与される前記
複数の割り込み要求信号の信号レベルを読み出して、前
記複数の外部回路のうち、割り込み要求を行った外部回
路を割り込み要求外部回路として特定するステップと、
(b) 前記割り込み要求外部回路に対して割り込み処理を
行うステップと、(c) 前記割り込み要求外部回路の前記
割り込み要求信号の割り込み要求指示をクリアするステ
ップとを備える。

【手続補正１４】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】この発明にかかる請求項１２記載の割り込
み制御方式は、請求項８記載の割り込み制御回路を用
い、前記ＣＰＵが割り込みを要求された時、前記複数の
外部回路それぞれに対する実際の割り込み処理を行う複
数の割り込み処理タスクと、前記割り込み処理タスクの
実行を制御する割り込みハンドラとを独立に実行する方
式であって、前記割り込みハンドラは、(a) 前記複数の
汎用入出力ポートに付与される前記複数の割り込み要求
信号の信号レベルを読み出して、前記複数の外部回路の
うち、割り込み要求を行った外部回路を割り込み要求外
部回路として特定するステップと、(b) 前記複数の割り
込み処理タスクのうち、前記割り込み要求外部回路に対
する割り込み処理タスクを実行可能状態にするステップ
と、(c) 前記割り込み要求外部回路の前記割り込み要求
信号の割り込み要求指示をクリアするステップとを備
え、前記割り込み要求外部回路に対する前記割り込み処
理タスクは、実行可能状態になると、前記割り込み要求
外部回路に対する割り込み処理を実行する。

【手続補正１５】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】

【作用】この発明における請求項１記載の割り込み制御
回路のＣＰＵは、複数の記憶手段それぞれに対し、格納
データの読み書き可能に接続されているため、記憶手段
を介して複数の外部回路の割り込み要求信号が割り込み
要求を指示するか否かを検出することができる。

【手続補正１６】

【補正対象書類名】明細書

【補正対象項目名】００２２

【補正方法】変更

【補正内容】

【００２２】したがって、請求項２記載の割り込み制御
方式のように、ＣＰＵが割り込みを要求された時、複数
の記憶手段の格納データを読み出して、複数の外部回路
のうち、割り込み要求を行った外部回路を割り込み要求
外部回路として特定することができる。

【手続補正１７】

【補正対象書類名】明細書

【補正対象項目名】００２６

【補正方法】変更

【補正内容】

【００２６】したがって、請求項９記載の割り込み制御
方式のように、ＣＰＵが割り込みを要求された時、複数
の汎用入出力ポートに付与される前記複数の割り込み要
求信号の信号レベルを読み出して、複数の外部回路のう
ち、割り込み要求を行った外部回路を割り込み要求外部
回路として特定することができる。

【手続補正１８】

【補正対象書類名】明細書

【補正対象項目名】００２７

【補正方法】変更

【補正内容】

【００２７】なお、汎用入出力ポートは、本来ＣＰＵに
装備されている入出力回路のポートを使用しているた
め、新たに設ける必要はない。

【手続補正１９】

【補正対象書類名】明細書

【補正対象項目名】００３０

【補正方法】変更

【補正内容】

【００３０】一方、外部回路３ａ〜３ｆの割り込み要求
信号４ａ〜４ｆは、レジスタ回路５０のレジスタ５ａ〜
５ｆに付与されるように接続されるとともに、論理和回
路６に付与されるように接続される。なお、外部回路３
ａ〜３ｆの割り込み要求信号４ａ〜４ｆは、割り込み要
求を指示する場合にＨレベル（論理“１”）となり、割
り込み要求を指示しない場合にＬレベル（論理“０”）
となる信号である。なお、図１では図示しないが、当然
のことながら、ＣＰＵ１は、外部回路３ａ〜３ｃに対す
る割り込み処理が実行可能となるように、外部回路３ａ
〜３ｃと接続されている。

【手続補正２０】

【補正対象書類名】明細書

【補正対象項目名】００３１

【補正方法】変更

【補正内容】

【００３１】レジスタ回路５０は、ＣＰＵ１の読み出し
制御端子１１及び書き込み制御端子１２を介して、読み
出し制御信号８及び書き込み制御信号９が接続され、レ
ジスタ回路５０の各レジスタ５ａ〜５ｆは、ＣＰＵ１の
データ入出力端子１３ａ〜１３ｆを介して、データの書
き込み及び読み出し可能に接続される。

【手続補正２１】

【補正対象書類名】明細書

【補正対象項目名】００３７

【補正方法】変更

【補正内容】

【００３７】図２を参照して、まず、ステップＳ１で、
読み出しを指示する読み出し制御信号８をレジスタ回路
５０に付与した後、レジスタ回路５０内の各レジスタ５
ａ〜５ｆの格納データをデータ入出力端子１３ａ〜１３
ｆを介して読み出す。

【手続補正２２】

【補正対象書類名】明細書

【補正対象項目名】００４０

【補正方法】変更

【補正内容】

【００４０】割り込み処理が終了すると、ステップＳ５
で、割り込み要求外部回路から出力される割り込み要求
信号を“Ｌ”にクリアするととともに、書き込みを指示
する書き込み制御信号９をレジスタ回路５０に付与した
後、割り込み要求外部回路に対応するレジスタ５ａ〜５
ｆに“Ｌ”を書き込み、割り込み要求をクリアする。

【手続補正２３】

【補正対象書類名】明細書

【補正対象項目名】００４４

【補正方法】変更

【補正内容】

【００４４】一方、外部回路３ａ〜３ｆの割り込み要求
信号４ａ〜４ｆは、ＣＰＵ１の汎用入出力ポート１０ａ
〜１０ｆに接続され、割り込み要求信号４ａ〜４ｆが、
ＣＰＵ１に直接付与されるように構成される。また、割
り込み要求信号４ａ〜４ｆは、論理和回路６にも付与さ
れる。なお、外部回路３ａ〜３ｆの割り込み要求信号４
ａ〜４ｆは、割り込み要求を指示する場合にＨレベルと
なる信号である。なお、図３では図示しないが、当然の
ことながら、ＣＰＵ１は、外部回路３ａ〜３ｃに対する
割り込み処理が実行可能となるように、外部回路３ａ〜
３ｃと接続されている。

【手続補正２４】

【補正対象書類名】明細書

【補正対象項目名】００４６

【補正方法】変更

【補正内容】

【００４６】なお、汎用入出力ポート１０ａ〜１０ｆ
は、外部の入出力回路で共用され子であり、外部回路３
ａ〜３ｆの割り込み要求信号４ａ〜４ｆ入力用に新たに
設けたものではない。また、割り込み要求信号４ａ〜４
ｆの値が読み込めるように、入力に設定してある。

【手続補正２５】

【補正対象書類名】明細書

【補正対象項目名】００６０

【補正方法】変更

【補正内容】

【００６０】時刻Ｔ３の時点で、割り込み要求信号４ｂ
が“Ｈ”で、論理和信号７が“Ｈ”を維持しており、か
つＣＰＵ１の割り込みがレベルセンスに設定してあるた
め、割り込み処理ルーチンが続行され、時刻Ｔ３から、
外部回路３ｂに対する割り込み処理が行われる。

【手続補正２６】

【補正対象書類名】明細書

【補正対象項目名】００７０

【補正方法】変更

【補正内容】

【００７０】そして、ステップＳ４２で、ステップＳ４
１の割り込み発生源のチェックに基づき、割り込み要求
信号４ａ〜４ｆの少なくとも１つが“Ｈ”であると検出
すると、「割り込み（要求）有り」と判断してステップ
Ｓ４３に移行し、すべてが“Ｌ”（論理“０”）の場
合、「割り込み（要求）無し」と判断して割り込み処理
ルーチンから復帰する。

【手続補正２７】

【補正対象書類名】明細書

【補正対象項目名】００８０

【補正方法】変更

【補正内容】

【００８０】そして、ステップＳ５２で、ステップＳ５
１で検証した値をもとに、該当する外部回路３に対して
割り込み処理を行う割り込み処理タスクをレディ状態
（実行可能状態）にする。

【手続補正２８】

【補正対象書類名】明細書

【補正対象項目名】００８２

【補正方法】変更

【補正内容】

【００８２】以下、図９を参照して割り込み処理タスク
の動作を説明する。

【手続補正２９】

【補正対象書類名】明細書

【補正対象項目名】００８３

【補正方法】変更

【補正内容】

【００８３】ステップＳ６１は待機状態であり、割り込
みハンドラの指示によりレディ状態にされ、モニタプラ
グラムと呼ばれるタスク制御プログラムにより実行指示
が与えらると、はじめてステップＳ６２に移行する。そ
して、ステップＳ６２で、該当する外部回路３に対する
割り込み処理を実行する。割り込み処理が、終了した時
点で待機状態Ｓ６１に移行し、新たな割り込み処理に備
える。

【手続補正３０】

【補正対象書類名】明細書

【補正対象項目名】００８４

【補正方法】変更

【補正内容】

【００８４】なお、割り込み処理タスクは、１つの外部
回路３の割り込み処理に対し１つ設けられる処理であ
る。

【手続補正３１】

【補正対象書類名】明細書

【補正対象項目名】００８５

【補正方法】変更

【補正内容】

【００８５】このように、第５の実施例では、割り込み
処理を、割り込みハンドラ処理と割り込み処理タスクと
に分けて独立して実行することができる。その結果、割
り込みハンドラは実際の割り込み処理を割り込み処理タ
スクに任せることができるため、多数の割り込み発生源
が存在し、個々の割り込発生源に対応した処理が複雑な
場合等の複雑な割り込み制御を、比較的簡単に行うこと
ができる。 ＜第６の実施例＞図１０は、この発明の第６の実施例で
ある割り込み制御方式による割り込みハンドラの処理ル
ーチンを示すフローチャートである。割り込み制御回路
としては、図１で示した第１の実施例の構成でも、図３
で示した第２の実施例の構成でもよい。なお、この割り
込みハンドラは、割り込み用入力端子２ａに割り込み要
求があった場合の割り込みハンドラである。また、図１
０の割り込みハンドラは、図８で示した第５の実施例の
割り込みハンドラの処理に相当し、実際の割り込み処理
は、図９で示した第５の実施例の割り込み処理タスクが
行う。

【手続補正３２】

【補正対象書類名】明細書

【補正対象項目名】００９２

【補正方法】変更

【補正内容】

【００９２】例えば、モニタプログラムによる割り込み
処理タスクへの実行指示の優先順位を外部回路３ａ、３
ｂ、３ｃ、３ｄ、３ｅ、３ｆの順に設定すれば、図１０
で示した第６の実施例の動作のように、外部回路３ｆ、
３ｅ、３ｄ、３ｃ、３ｂ、３ａの順に、割り込み処理タ
スクのレデイ状態を設定しても、モニタプログラムは優
先順位に従って、外部回路３ａ、３ｂ、３ｃ、３ｄ、３
ｅ、３ｆの順に割り込み処理タスクを実行させる。

【手続補正３３】

【補正対象書類名】明細書

【補正対象項目名】００９４

【補正方法】変更

【補正内容】

【００９４】

【発明の効果】以上説明したように、この発明における
請求項１記載の割り込み制御回路のＣＰＵは、複数の記
憶手段それぞれに対し、格納データの読み書き可能に接
続されているため、記憶手段を介して複数の外部回路の
割り込み要求信号が割り込み要求を指示するか否かを検
出することができる。

【手続補正３４】

【補正対象書類名】明細書

【補正対象項目名】００９５

【補正方法】変更

【補正内容】

【００９５】したがって、請求項２記載の割り込み制御
方式のように、ＣＰＵが割り込みを要求された時、複数
の記憶手段の格納データを読み出して、複数の外部回路
のうち、割り込み要求を行った外部回路を割り込み要求
外部回路として特定することができる。

【手続補正３５】

【補正対象書類名】明細書

【補正対象項目名】０１００

【補正方法】変更

【補正内容】

【０１００】したがって、請求項９記載の割り込み制御
方式のように、ＣＰＵが割り込みを要求された時、複数
の汎用入出力ポートに付与される前記複数の割り込み要
求信号の信号レベルを読み出して、複数の外部回路のう
ち、割り込み要求を行った外部回路を割り込み要求外部
回路として特定することができる。

【手続補正３６】

【補正対象書類名】明細書

【補正対象項目名】０１０１

【補正方法】変更

【補正内容】

【０１０１】なお、汎用入出力ポートは、本来接続され
るべき入出力回路のポートを使用しているため、新たに
設ける必要はない。

【手続補正３７】

【補正対象書類名】図面

【補正対象項目名】図９

【補正方法】変更

【補正内容】

【図９】

Claims (14)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵ入力割り込み要求信号を取り込む
   割り込み用入力端子を有し、複数の外部回路それぞれに
   対する割り込み処理が実行可能なＣＰＵと、 前記複数の外部回路に対応して設けられ、前記複数の外
   部回路からの複数の割り込み要求信号を格納データとし
   て格納する複数のレジスタからなる記憶手段と、 前記複数の割り込み要求信号を受け、前記複数の割り込
   み要求信号の少なくとも１つが割り込み要求を指示する
   とき、割り込み要求を指示する前記ＣＰＵ入力割り込み
   要求信号を前記割り込み用入力端子に出力する割り込み
   要求制御手段を備え、 前記ＣＰＵは、前記記憶手段の前記複数のレジスタそれ
   ぞれに対し、前記格納データの読み書き可能に接続され
   た割り込み制御回路。
2. 【請求項２】 請求項１記載の割り込み制御回路を用
   い、前記ＣＰＵ入力割り込み要求信号が割り込み要求を
   指示する時の割り込み制御方式であって、 (a) 前記記憶手段の前記複数のレジスタの格納データを
   読み出して、前記複数の外部回路のうち、割り込み要求
   を行った外部回路を割り込み要求外部回路として特定す
   るステップと、 (b) 前記割り込み要求外部回路に対して割り込み処理を
   行うステップと、 (c) 前記割り込み要求外部回路の前記割り込み要求信号
   の割り込み要求指示をクリアするとともに、前記複数の
   レジスタのうち、前記割り込み要求外部回路に対応する
   レジスタの前記格納データの割り込み要求指示をクリア
   するステップとを備えた割り込み制御方式。
3. 【請求項３】 前記複数の外部回路に対する割り込み処
   理は予め優先順位が設定されており、 前記ステップ(a) は、前記優先順位に基づく順序で、前
   記割り込み要求外部回路の特定処理を行う請求項２記載
   の割り込み制御方式。
4. 【請求項４】 前記ステップ(a) は、所定の特定処理順
   序に基づき、前回特定した割り込み要求外部回路の次に
   順序設定された外部回路から、割り込み要求外部回路の
   特定処理を行う請求項２記載の割り込み制御方式。
5. 【請求項５】 請求項１記載の割り込み制御回路を用
   い、前記ＣＰＵ入力割り込み要求信号が割り込み要求を
   指示する時、前記複数の外部回路それぞれに対する実際
   の割り込み処理を行う複数の割り込み処理タスクと、前
   記割り込み処理タスクの実行を制御する割り込みハンド
   ラとを独立に実行する割り込み制御方式であって、 前記割り込みハンドラは、 (a) 前記記憶手段の前記複数のレジスタの格納データを
   読み出して、前記複数の外部回路のうち、割り込み要求
   を行った外部回路を割り込み要求外部回路として特定す
   るステップと、 (b) 前記複数の割り込み処理タスクのうち、前記割り込
   み要求外部回路用の割り込み処理タスクを実行可能状態
   にするステップと、 (c) 前記割り込み要求外部回路の前記割り込み要求信号
   の割り込み要求指示をクリアするとともに、前記複数の
   レジスタのうち、前記割り込み要求外部回路に対応する
   レジスタの前記格納データの割り込み要求指示をクリア
   するステップとを備え、 前記割り込み要求外部回路用の前記割り込み処理タスク
   は、実行可能状態になると、前記割り込み要求外部回路
   に対する割り込み処理を実行する、割り込み制御方式。
6. 【請求項６】 外部回路に対する割り込み処理は予め優
   先順位が設定されており、 前記ステップ(a) は、前記優先順位に基づく順序で、前
   記割り込み要求外部回路の特定処理を行う請求項５記載
   の割り込み制御方式。
7. 【請求項７】 前記複数の割り込み処理タスクは予め優
   先順位が設定されており、 ２つ以上の割り込み処理タスクが同時に実行可能状態に
   なった場合、前記優先順位に基づく順序で割り込み処理
   タスクを実行する請求項５記載の割り込み制御方式。
8. 【請求項８】 ＣＰＵ入力割り込み要求信号を取り込む
   割り込み用入力端子と、汎用の入出力回路と入出力デー
   タの授受を行うとともに、複数の外部回路からの複数の
   割り込み要求信号が付与される複数の汎用入出力ポート
   とを有し、前記複数の外部回路それぞれに対する割り込
   み処理が実行可能なＣＰＵと、 前記複数の割り込み要求信号を受け、前記複数の割り込
   み要求信号の少なくとも１つが割り込み要求を指示する
   とき、割り込み要求を指示する前記ＣＰＵ入力割り込み
   要求信号を前記割り込み用入力端子に出力する割り込み
   要求制御手段とを備えた割り込み制御回路。
9. 【請求項９】 請求項８記載の割り込み制御回路を用
   い、前記ＣＰＵ入力割り込み要求信号が割り込み要求を
   指示する時の割り込み制御方式であって、 (a) 前記複数の汎用入出力ポートに付与される前記複数
   の割り込み要求信号の信号レベルを読み出して、前記複
   数の外部回路のうち、割り込み要求を行った外部回路を
   割り込み要求外部回路として特定するステップと、 (b) 前記割り込み要求外部回路に対して割り込み処理を
   行うステップと、 (c) 前記割り込み要求外部回路の前記割り込み要求信号
   の割り込み要求指示をクリアするステップとを備えた割
   り込み制御方式。
10. 【請求項１０】 前記複数の外部回路に対する割り込み
    処理は予め優先順位が設定されており、 前記ステップ(a) は、前記優先順位に基づく順序で、前
    記割り込み要求外部回路の特定処理を行う請求項９記載
    の割り込み制御方式。
11. 【請求項１１】 前記ステップ(a) は、所定の特定処理
    順序に基づき、前回特定した割り込み要求外部回路の次
    に順序設定された外部回路から、割り込み要求外部回路
    の特定処理を行う請求項９記載の割り込み制御方式。
12. 【請求項１２】 請求項８記載の割り込み制御回路を用
    い、前記ＣＰＵ入力割り込み要求信号が割り込み要求を
    指示する時、前記複数の外部回路それぞれに対する実際
    の割り込み処理を行う複数の割り込み処理タスクと、前
    記割り込み処理タスクの実行を制御する割り込みハンド
    ラとを独立に実行する割り込み制御方式であって、 前記割り込みハンドラは、 (a) 前記複数の汎用入出力ポートに付与される前記複数
    の割り込み要求信号の信号レベルを読み出して、前記複
    数の外部回路のうち、割り込み要求を行った外部回路を
    割り込み要求外部回路として特定するステップと、 (b) 前記複数の割り込み処理タスクのうち、前記割り込
    み要求外部回路用の割り込み処理タスクを実行可能状態
    にするステップと、 (c) 前記割り込み要求外部回路の前記割り込み要求信号
    の割り込み要求指示をクリアするステップとを備え、 前記割り込み要求外部回路用の前記割り込み処理タスク
    は、実行可能状態になると、前記割り込み要求外部回路
    に対する割り込み処理を実行する、割り込み制御方式。
13. 【請求項１３】 外部回路に対する割り込み処理は予め
    優先順位が設定されており、 前記ステップ(a) は、前記優先順位に基づく順序で、前
    記割り込み要求外部回路の特定処理を行う請求項１２記
    載の割り込み制御方式。
14. 【請求項１４】 前記複数の割り込み処理タスクは予め
    優先順位が設定されており、 ２つ以上の割り込み処理タスクが同時に実行可能状態に
    なった場合、前記優先順位に基づく順序で割り込み処理
    タスクを実行する請求項１３記載の割り込み制御方式。