JPH06187183A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【目的】本発明は、制御プログラムに従ってデータ処理
を実行する構成を採るマルチプロセッサシステムに関
し、制御プログラムのメモリ障害に対して高速に対処で
きるようにすることを目的とする。 【構成】同一制御プログラムを同一アドレスに従って展
開するプロセッサが、制御プログラムのエラーアドレス
を他プロセッサに通知する通知手段５と、他プロセッサ
からエラーアドレスが通知されてくるときに、自プロセ
ッサの持つ制御プログラムの中からエラーアドレスの指
す制御プログラムを読み出して通知元のプロセッサに転
送する転送手段１１と、他プロセッサから制御プログラ
ムが転送されてくるときに、自プロセッサの持つエラー
制御プログラムをその制御プログラムに書き替える書替
手段８と、制御プログラムが書き替えられるときに、デ
ータ処理の再開を指示する再開手段９とを備えるように
構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、制御プログラムに従っ
てデータ処理を実行する構成を採るマルチプロセッサシ
ステムに関し、特に、制御プログラムのメモリ障害に対
して、高速かつ適切に対処できるようにするマルチプロ
セッサシステムに関する。

【０００２】データ処理システムでは、制御プログラム
に従ってハードウェア機構を制御しつつデータ処理を実
行していくことになる。これから、データ処理システム
では、制御プログラムのメモリ障害に対処できるための
機構を備えていく必要があるが、この機構は、可能な限
り高速にメモリ障害に対処できる構成で構築していく必
要がある。

【０００３】

【従来の技術】従来のデータ処理システムでは、制御記
憶に展開する制御プログラムのメモリ障害発生に対処す
るために、ＥＣＣ機構を備えることで訂正可能なメモリ
障害に対処する構成を採っている。

【０００４】そして、ＥＣＣ機構では訂正不可能なメモ
リ障害が発生するときには、制御プログラムを外部記憶
装置から再ローディングしていくことで対処するか、予
めシステム記憶上に制御プログラムをローディングして
おいて、そのシステム記憶上の制御プログラムを制御記
憶に書き込んでいくことで対処する方法を採っている。

【０００５】この従来技術は、データ処理システムがマ
ルチプロセッサ構成を採るときにあっても同様である。

【０００６】

【発明が解決しようとする課題】しかしながら、ＥＣＣ
機構を備えると、そのチェック処理のために、データ処
理の実行が遅くなるという問題点がある。

【０００７】そして、ＥＣＣ機構では訂正不可能なメモ
リ障害の発生するときに、制御プログラムを外部記憶装
置から再ローディングしていくことで対処する方法を採
ると、この再ローディングに時間がかかるという問題点
がある。また、予めシステム記憶上に制御プログラムを
ローディングしておいて、そのシステム記憶上の制御プ
ログラムを制御記憶に書き込んでいくことで対処する方
法を採ると、システム記憶のメモリ容量をそのために使
用することになるという問題点がある。

【０００８】しかも、従来技術では、制御プログラム自
身は正常であって、ハードウェア機構そのものに障害が
発生するような場合に対して、適切に対処する手段を具
備していないという問題点もあった。

【０００９】本発明はかかる事情に鑑みてなされたもの
であって、制御プログラムに従ってデータ処理を実行す
る構成を採るマルチプロセッサシステムにおいて、制御
プログラムのメモリ障害に対して、高速かつ適切に対処
できるようにする新たなマルチプロセッサシステムの提
供を目的とする。

【００１０】

【課題を解決するための手段】図１に本発明の原理構成
を図示する。１ａ，１ｂはプロセッサ、２はプロセッサ
１ａ，１ｂの間を接続するバスである。このプロセッサ
１ａ，１ｂは、同一の制御プログラムに従ってデータ処
理を実行する。

【００１１】プロセッサ１ａは、制御プログラムを展開
する制御記憶３と、読出手段４と、通知手段５と、管理
手段６と、比較手段７と、書替手段８と、再開手段９と
を備える。一方、プロセッサ１ｂは、プロセッサ１ａの
持つ制御プログラムと同一の制御プログラムを同一のア
ドレス情報に従って展開する制御記憶１０と、転送手段
１１とを備える。ここで、プロセッサ１ａは、プロセッ
サ１ｂの持つ転送手段１１を備えるものであってもよ
く、また、プロセッサ１ｂは、プロセッサ１ａの持つ各
手段を備えるものであってもよい。

【００１２】プロセッサ１ａの読出手段４は、パリティ
チェック等に従って、制御記憶３から読み出す制御プロ
グラムにエラーがあるか否かを検出する。通知手段５
は、読出手段４の検出したエラー制御プログラムのエラ
ーアドレスをプロセッサ１ｂの転送手段１１に通知す
る。管理手段６は、通知手段５の通知したエラーアドレ
スを前回検出されたエラーアドレスとして管理する。比
較手段７は、読出手段４の検出したエラーアドレスと管
理手段６の管理するエラーアドレスとを比較する。書替
手段８は、制御記憶３の持つエラー制御プログラムを本
来のものに書き替える。再開手段９は、データ処理の再
開を指示する。

【００１３】プロセッサ１ｂの転送手段１１は、プロセ
ッサ１ｂの書替手段８に正しい制御プログラムを転送す
る。

【００１４】

【作用】本発明では、プロセッサ１ａの読出手段４は、
データ処理の実行時に、制御記憶３から順番に制御プロ
グラムを読み出していって、パリティチェック等に従っ
てこの読み出した制御プログラムにエラーがあるか否か
を検出して、エラーがある場合には、比較手段７にエラ
ー発生の制御プログラムのエラーアドレスを通知する。

【００１５】このエラーアドレスを受け取ると、比較手
段７は、このエラーアドレスと、管理手段６の管理する
前回検出されたエラーアドレスとを比較して、両者が不
一致であるときには通知手段５を起動する。一方、両者
が一致するときには、同一のエラーが繰り返されること
に対応して制御プログラム自身のエラーではなくてハー
ドウェアの固定障害であると判断して、上位システム等
に対して固定障害発生を表示する。

【００１６】通知手段５は、比較手段７により起動され
ると、読出手段４の検出したエラーアドレスをプロセッ
サ１ｂの転送手段１１に通知する。このエラーアドレス
を受け取ると、プロセッサ１ｂの転送手段１１は、自プ
ロセッサの制御記憶１０の管理する制御プログラムの中
から通知されてきたエラーアドレスの指す制御プログラ
ムを読み出して、この読み出した制御プログラムを修正
用の制御プログラムとしてエラーアドレスの通知元であ
るプロセッサ１ａの書替手段８に転送する。

【００１７】この修正用の制御プログラムを受け取る
と、書替手段８は、読出手段４の検出したエラーアドレ
スの指すエラー制御プログラム部分を、この修正用の制
御プログラムに書き替えることで制御プログラムを修正
する。そして、この修正処理が終了すると、再開手段９
は、修正された制御プログラム関連部分からのデータ処
理の再開を指示する。

【００１８】このように、本発明では、制御プログラム
に従ってデータ処理を実行する構成を採るマルチプロセ
ッサシステムにあって、制御プログラムに障害が発生す
るときに、他プロセッサから正しい制御プログラムをコ
ピーして修正することで、制御プログラムのメモリ障害
に対処していく構成を採るものであることから、従来技
術と異なって、制御プログラムのメモリ障害に対して高
速に対処できるようになる。

【００１９】そして、このリカバリ処理を実行しても同
一のエラー発生が繰り返される場合には、固定障害表示
を実行していくことで、ハードウェア機構そのものの障
害に対しても適切に対処できるようになるのである。

【００２０】

【実施例】以下、実施例に従って本発明を詳細に説明す
る。図２に、本発明の適用可能なマルチプロセッサシス
テムのシステム構成例を図示する。

【００２１】図中、２０はシステム全体の制御処理を司
るとともに入出力装置の制御処理を司るシステムプロセ
シングユニット（以下、ＳＰＵと略記することがあ
る）、２１はシステムプロセシングユニット２０の備え
る外部記憶装置、２２はシステムプロセシングユニット
２０の備えるＩ／Ｏ装置、２３はシステムプロセシング
ユニット２０の備える通信制御装置、２４は入出力装置
の制御処理を司る複数のＩ／Ｏプロセシングユニット
（以下、ＩＯＰと略記することがある）、２５はＩ／Ｏ
プロセシングユニット２４の備えるＩ／Ｏ装置、２６は
Ｉ／Ｏプロセシングユニット２４の備える通信制御装
置、２７は命令の制御処理を司る複数の命令プロセシン
グユニット（以下、ＩＰＵと略記することがある）、２
８は各ユニット２０，２４，２７がアクセス可能なシス
テム記憶、２９は各ユニット２０，２１，２２及びシス
テム記憶２３の間を接続するバスである。

【００２２】この構成を採るマルチプロセッサシステム
にあって、システムプロセシングユニット２０と、各Ｉ
／Ｏプロセシングユニット２４は、入出力装置の制御処
理を司るための同一の制御プログラムを同一のアドレス
情報に従って展開する構成を採って、この同一の制御プ
ログラムに従ってハードウェア機構を制御しつつ、自装
置配下のＩ／Ｏ装置２２，２５や通信制御装置２３，２
６を制御する構成を採るものである。

【００２３】図３に、Ｉ／Ｏプロセシングユニット２４
の詳細な装置構成図、図４に、システムプロセシングユ
ニット２０の詳細な装置構成図を図示する。Ｉ／Ｏプロ
セシングユニット２４は、この図３に示すように、制御
プログラムを展開する制御記憶２４０と、データ処理の
実行時に、制御記憶２４０から順番に制御プログラムを
読み出していって、パリティチェックに従ってこの読み
出した制御プログラムにエラーがあるか否かを検出する
読出機構２４１と、読出機構２４１が制御プログラムエ
ラーを検出するときに、その旨のエラー検出フラグをセ
ットする制御フラグ２４２と、読出機構２４１が制御プ
ログラムエラーを検出するときに、検出されるエラー制
御プログラムのアドレス情報をラッチする第１のエラー
アドレスレジスタ２４３と、前回検出されたエラー制御
プログラムのアドレス情報をラッチする第２のエラーア
ドレスレジスタ２４４と、システムプロセシングユニッ
ト２０から転送されてくる修正用の制御プログラムを格
納する修正データレジスタ２４５と、制御プログラムエ
ラーに対しての障害処理を実行す障害プログラム２４６
とを備える。

【００２４】一方、システムプロセシングユニット２０
は、この図４に示すように、制御プログラムを展開する
制御記憶２００と、Ｉ／Ｏプロセシングユニット２４か
ら転送されてくる制御プログラムのエラーアドレス情報
をラッチするエラーアドレスレジスタ２０１と、制御記
憶２００から読み出される制御プログラムを格納する修
正データレジスタ２０２と、制御プログラムエラーに対
しての障害処理を実行する障害プログラム２０３とを備
える。ここで、制御記憶２００は、システム全体の制御
処理を司るための制御プログラムと、入出力装置の制御
処理を司るための制御プログラムとを展開する構成を採
ることになるが、上述したように、入出力装置の制御処
理を司るための制御プログラムについては、Ｉ／Ｏプロ
セシングユニット２４の制御記憶２４０と同一のアドレ
ス情報が割り付けられることになる。

【００２５】図５に、Ｉ／Ｏプロセシングユニット２４
の備える障害プログラム２４６の実行する処理フローの
一実施例、図６に、システムプロセシングユニット２０
の備える障害プログラム２０３の実行する処理フローの
一実施例を図示する。次に、これらの処理フローに従っ
て、Ｉ／Ｏプロセシングユニット２４の制御記憶２４０
の持つ制御プログラムにエラーが発生するときに実行す
ることになる本実施例の動作処理について詳細に説明す
る。

【００２６】最初に、図５の処理フローに従って、Ｉ／
Ｏプロセシングユニット２４の備える障害プログラム２
４６の実行する処理について説明する。Ｉ／Ｏプロセシ
ングユニット２４の備える障害プログラム２４６は、読
出機構２４１が制御プログラムエラーを検出すること
で、制御フラグ２４２にエラー検出フラグが設定（この
とき、第１のエラーアドレスレジスタ２４３にエラーア
ドレス情報も設定される）されると起動される。

【００２７】このようにして起動されると、障害プログ
ラム２４６は、図５の処理フローに示すように、先ず最
初に、ステップ１で、エラー発生の制御プログラムが命
令部かデータ部のいずれであるのかを判断して、データ
部であると判断するときには、このデータ部がそれまで
のデータ処理履歴に対応した固有のデータを持つことで
本発明の適用が不可能であることに対応して、ステップ
２に進んで、システムプロセシングユニット２０に対し
てデータ部エラーを通知して処理を終了する。なお、こ
のデータ部エラー情報を受け取ると、システムプロセシ
ングユニット２０は、例えば、エラー発生のＩ／Ｏプロ
セシングユニット２４の切り離し処理を実行する。

【００２８】一方、ステップ１の判断で、エラー発生の
制御プログラムが命令部であると判断するときには、ス
テップ３に進んで、第１のエラーアドレスレジスタ２４
３の保持するエラーアドレス情報と、第２のエラーアド
レスレジスタ２４４の保持するエラーアドレス情報とが
一致するか否かを判断して、一致すると判断するときに
は、同一のエラーが繰り返されることに対応して、制御
プログラム自身のエラーではなくてハードウェアの固定
障害であると判断して、ステップ４に進んで、システム
プロセシングユニット２０に対してハードウェア障害を
通知して処理を終了する。なお、このハードウェア障害
情報を受け取ると、システムプロセシングユニット２０
は、例えば、エラー発生のＩ／Ｏプロセシングユニット
２４の切り離し処理を実行する。

【００２９】一方、ステップ３の判断で、２つのエラー
アドレス情報の不一致を判断するときには、ステップ５
に進んで、システムプロセシングユニット２０の障害プ
ログラム２０３に対して、第１のエラーアドレスレジス
タ２４３の保持するエラーアドレス情報を指定して図示
しない制御線を介してエラー割込を通知し、続くステッ
プ６で、第１のエラーアドレスレジスタ２４３の保持す
るエラーアドレス情報を第２のエラーアドレスレジスタ
２４４にセットしてから、続くステップ７で、ステップ
５のエラー割込通知に応答してシステムプロセシングユ
ニット２０から転送されてくる制御プログラムの待ち状
態に入る。

【００３０】次に説明する図６の処理フローから分かる
ように、システムプロセシングユニット２０の障害プロ
グラム２０３は、Ｉ／Ｏプロセシングユニット２４の障
害プログラム２４６からエラーアドレス情報を指定して
エラー割込の通知を受け取ると、そのエラーアドレス情
報の指す制御プログラムを自ユニットの制御記憶２００
から読み出して修正用の制御プログラムとして、Ｉ／Ｏ
プロセシングユニット２４の修正データレジスタ２４５
に転送するよう動作する。

【００３１】これから、Ｉ／Ｏプロセシングユニット２
４の障害プログラム２４６は、図５の処理フローのステ
ップ７で、システムプロセシングユニット２０から制御
プログラムの転送完了を表示する処理終了通知を受け取
ると、ステップ８に進んで、第１のエラーアドレスレジ
スタ２４３の保持するエラーアドレス情報の指す制御記
憶２４０の制御プログラムを、修正データレジスタ２４
５の格納する制御プログラムに書き替えることで、エラ
ー発生の制御プログラムを修正する。そして、続くステ
ップ９で、第１のエラーアドレスレジスタ２４３の保持
するエラーアドレス情報をリセットするとともに、制御
フラグ２４２のエラー検出フラグをリセットしてから、
最後に、ステップ１０で、制御プログラムエラーにより
中断されていたデータ処理の再開を指示する。

【００３２】次に、図６の処理フローに従って、システ
ムプロセシングユニット２０の備える障害プログラム２
０３の実行する処理について説明する。システムプロセ
シングユニット２０の備える障害プログラム２０３は、
上述した図５の処理フローのステップ５の処理に従っ
て、Ｉ／Ｏプロセシングユニット２４の障害プログラム
２４６からエラーアドレス情報を指定してエラー割込の
通知を受け取ると起動される。

【００３３】このようにして起動されると、障害プログ
ラム２０３は、図６の処理フローに示すように、先ず最
初に、ステップ１で、Ｉ／Ｏプロセシングユニット２４
の第１のエラーアドレスレジスタ２４３の保持するエラ
ーアドレス情報をエラーアドレスレジスタ２０１にリー
ドする。次に、ステップ２で、このエラーアドレスレジ
スタ２０１の保持するエラーアドレス情報の指す制御記
憶２００の制御プログラムをリードして、修正データレ
ジスタ２０２にセットする。続いて、ステップ３で、修
正データレジスタ２０２の保持する制御プログラムをＩ
／Ｏプロセシングユニット２４の修正データレジスタ２
４５に転送する。そして、最後に、ステップ４で、Ｉ／
Ｏプロセシングユニット２４の障害プログラム２４６に
対して、処理終了通知を通知して処理を終了する。

【００３４】このようにして、システムプロセシングユ
ニット２０の障害プログラム２０３の処理に従ってエラ
ーアドレス情報の指す制御プログラムを受け取ると、Ｉ
／Ｏプロセシングユニット２４の障害プログラム２４６
は、上述したように、この制御プログラムに従ってエラ
ー発生の制御プログラムを修正してから、データ処理の
再開を指示していくことになるのである。

【００３５】

【発明の効果】以上説明したように、本発明によれば、
制御プログラムに従ってデータ処理を実行する構成を採
るマルチプロセッサシステムにあって、制御プログラム
に障害が発生するときに、他プロセッサから正しい制御
プログラムをコピーして修正することで、制御プログラ
ムのメモリ障害に対処していく構成を採るものであるこ
とから、従来技術と異なって制御プログラムのメモリ障
害に対して高速に対処できるようになる。

【００３６】そして、このリカバリ処理を実行しても同
一のエラー発生が繰り返される場合には、固定障害表示
を実行していくことで、ハードウェア機構そのものの障
害に対しても適切に対処できるようになるのである。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の適用可能なマルチプロセッサシステム
のシステム構成例である。

【図３】ＩＯＰの装置構成の一実施例である。

【図４】ＳＰＵの装置構成の一実施例である。

【図５】ＩＯＰの障害プログラムの実行する処理フロー
の一実施例である。

【図６】ＳＰＵの障害プログラムの実行する処理フロー
の一実施例である。

【符号の説明】

１ａ プロセッサ １ｂ プロセッサ ２ バス ３ 制御記憶 ４ 読出手段 ５ 通知手段 ６ 管理手段 ７ 比較手段 ８ 書替手段 ９ 再開手段 １０ 制御記憶 １１ 転送手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 五十嵐 郁子 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサより構成されて、少な
   くともその内の２つのプロセッサが、同一の制御プログ
   ラムに従ってデータ処理を実行する構成を採るマルチプ
   ロセッサシステムにおいて、 同一の制御プログラムを展開するプロセッサが、同一の
   アドレス情報に従って該制御プログラムを展開する構成
   を採るとともに、 制御プログラムのエラーを検出するときに、該エラーア
   ドレスを該制御プログラムを展開する他プロセッサに通
   知する通知手段(5) と、 他プロセッサの上記通知手段(5) からエラーアドレスが
   通知されてくるときに、自プロセッサの持つ制御プログ
   ラムの中から該エラーアドレスの指す制御プログラムを
   読み出して、該エラーアドレスの通知元のプロセッサに
   転送する転送手段(11)と、 他プロセッサの上記転送手段(11)から制御プログラムが
   転送されてくるときに、自プロセッサの持つエラー制御
   プログラムを該制御プログラムに書き替える書替手段
   (8) と、 上記書替手段(8) が制御プログラムを書き替えるとき
   に、該制御プログラム関連部分からのデータ処理の再開
   を指示する再開手段(9) とを備えることを、 特徴とするマルチプロセッサシステム。
2. 【請求項２】 請求項１記載のマルチプロセッサシステ
   ムにおいて、 同一の制御プログラムを展開するプロセッサが、前回検
   出した制御プログラムのエラーアドレスを管理する構成
   を採るとともに、制御プログラムのエラーを検出すると
   きに、今回検出したエラーアドレスと前回検出したエラ
   ーアドレスとを比較する比較手段(7) を備える構成を採
   って、 上記比較手段(7) が両者の一致を検出するときには、固
   定障害発生を表示していくとともに、上記比較手段(7)
   が両者の不一致を検出するときには、通知手段(5) を起
   動していくよう処理することを、 特徴とするマルチプロセッサシステム。
3. 【請求項３】 請求項１又は２記載のマルチプロセッサ
   システムにおいて、 同一の制御プログラムを展開する全てのプロセッサが転
   送手段(11)を備えるのではなくて、その内の１つ又は複
   数の規定のプロセッサが転送手段(11)を備えることを、 特徴とするマルチプロセッサシステム。