JPH06187227A

JPH06187227A - 記憶装置とメモリ管理方法

Info

Publication number: JPH06187227A
Application number: JP33602992A
Authority: JP
Inventors: Takao Maeda; 多可雄前田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-12-16
Filing date: 1992-12-16
Publication date: 1994-07-08

Abstract

(57)【要約】【目的】記憶装置上の情報を外部の状態の如何にかか
わらず高速に転送できるようにし、オペレーティングシ
ステムの高速化を図る。【構成】記憶装置を構成する記憶セル１００〜１０３
を物理的な距離により類別し、各類内の記憶セルの間を
情報の転送路で結ぶ。こうして結ばれた２個の記憶セル
を指定するためのアドレス指定手段（信号c1,c0,a1,a
0、デコーダ、各論理ゲート等）を設ける。これにより
指定された記憶セルの一方へは読み出し信号を、他方に
は書き込み信号を送ることにより、同一類内の記憶セル
間で並列に情報を転送する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央処理装置、主記憶
装置を含むようなコンピュータシステムに関し、特にそ
のソフトウェアの処理手順に多くのデータの転送を必要
とするようなコンピュータの主記憶装置、および基本ソ
フトウェアであるオペレーティングシステムによるメモ
リ管理方法に関する。

【０００２】

【従来の技術】従来のコンピュータシステムあるいはそ
の基本ソフトウエアのオペレーティングシステムにおい
ては内部の情報の転送を高速に行うために、仮想的な転
送ということが行われている。これは、ページングによ
る仮想記憶管理を有するコンピュータにおいてページ単
位の情報をページテーブル（マッピングテーブル）の変
更を用いて転送しているように見せ掛け、更新要求が実
行されると（moveあるいはstore命令が実行されると）
その命令実行をＯＳが検出し、その時点で情報を中央処
理装置（ＣＰＵ）が物理的に転送する。これはコピーオ
ンライトと呼ばれる方法で、「フィツジェラルド他：”
ザインテグレーションオブバーチャルメモリ
マネジメントシステムアンドインタプロセスコ
ミュニケーションインアセント” エー・シー・エ
ムトランス．オンコンピュータシステム，第４
巻，第２号，１９８６年５月，第１４７頁−１７７頁」
（Fitzgerald他:"The integration of Virtual Memory
Management System and Interprocess Communication i
n ACCENT"ACM Trans. on Computer Systems,Vol.4,No.
2,May 1986,pp.147-177）にその記述がある。また、情
報の転送という単純な処理からＣＰＵの負荷を軽減する
方法として、ＤＭＡ(Direct Memory Access)と言う方法
がとられる。これは、ＣＰＵとは別のコントローラ（DM
A Controllerなどと呼ばれる）にデータ転送の制御を依
頼し、このコントローラとＣＰＵを並行に実行させるこ
とにより効率的に（情報の転送の実行中にＣＰＵは別の
処理ができるため結果として高速に）情報の転送を行う
ものである。ＤＭＡについては、例えば「ジャネット・
アイ・イーガン他：”ＵＮＩＸデバイスドライバ”アス
キー出版局，１９８９．１１．２１発行」の３．２節に
その記述がある。

【０００３】

【発明が解決しようとする課題】上記従来技術のコピー
オンライトによる方法は、ＵＮＩＸオペレーティングシ
ステムのｆｏｒｋシステムコール（仮想空間の生成シス
テムコール）のように、情報の転送後その情報を更新す
ることがない場合には非常に有効であるが、１ワードで
も変更すると結局はページ単位の情報の転送が必要とな
る。また、ＤＭＡによる情報の転送では、ＤＭＡコント
ローラとＣＰＵとがバスを占有しようとするため、十分
速いバスでない場合には、ＣＰＵがDMAコントローラに
よって待たされることになり、高速化は期待できない。
本発明の第１の目的は、このような問題点を改善し、Ｃ
ＰＵやバスの状態に関係なく高速な情報の転送が出きる
ような記憶装置を提供することにある。また、第２の目
的は、その記憶装置を含むコンピュータシステムにおい
て、その記憶装置の転送手段を効率良く利用するメモリ
管理方法を提供することにある。

【０００４】

【課題を解決するための手段】上記目的を達成するた
め、本発明の記憶装置では、記憶装置を構成する記憶セ
ルを互いの物理的な距離によって類別し、この類別によ
る各類の記憶セルの構成は均質とする。即ち、任意の２
類Ａ，Ｂについて、Ａを構成する記憶セルには、Ｂを構
成する記憶セルが対応し、入力信号と出力信号の関係が
保たれているような１対１の対応と、その逆対応が存在
するように構成する。なお、記憶装置の部分であって、
それ自身も情報を記憶する機能を有し、その総体として
記憶装置を構成するようなものを記憶セルと呼ぶ。ま
た、各類内部の記憶セル同志を結ぶ情報の伝送路を設け
る（すべての記憶セルの組み合わせを考える必要はな
い）。この伝送路は双方向ではない。即ち、伝送路を指
定するとその伝送路に情報を送信する記憶セルと、その
伝送路から情報を受信する記憶セルを特定できるように
する。また、上記情報の伝送路で結ばれている２個の記
憶セルを指定する手段を設け、通常のリード／ライト処
理の他に、同一類内で隣接する記憶セル間の情報転送を
可能とする。すなわち、その指定手段によって指定され
た受信側記憶セルには記憶動作信号を出力し、その他の
記憶セルに対しては読み出し要求信号を出力する。この
ような構成により、類別された記憶セルを管理して、メ
モリ獲得要求時の割り付けおよびコピー時の転送を効率
的に行なう。本発明のメモリ管理方法では、記憶装置に
入力された信号のうち、上記の２個の記憶セルを指定す
る信号はすべての記憶セルに均質に送られるようにし、
１個の記憶セルに対するアクセスは通常の方法による。
その際の番地付けを次のように行う。すなわち、記憶装
置を構成する類全体の集合を｛X0,X1,X2,.......Xm-1}
とし、X0を構成する記憶セルを｛y0,y1,y2......}とお
く。このy0に対応するX0,X1,X2,.....Xm-1内の記憶セル
を０番地、１番地、２番地......m-1番地とする。次
に、y1に対応する記憶セルをm番地、m+1番地、m+2番
地......2m-1番地とする。このような番地付けを繰り返
す。さらに、このような記憶装置でコンピュータシステ
ムの主記憶装置の一部又は全部をを構成し、前記mを仮
想記憶のページサイズと一致させる。この結果、第０ペ
ージは記憶セルy0に対応する記憶セルのみで構成し、第
１頁はy1に対応する記憶セルのみで構成し、というよう
に設定する。ここで各ページと記憶セルy0,y1...を対応
付けておく。これにより、オペレーティングシステムで
は、各ページに対応している記憶セル（y0,y1,....)か
ら、転送可能な記憶セルに対応するページを求め、この
転送可能ページのうち使用可能なページの個数または使
用中のページの個数を記憶しておく。そして、メモリ獲
得要求に対しては、転送可能ページのうち使用可能なペ
ージが最も多いものを割り付ける。

【０００５】

【作用】本発明においては、上記のy0を送信元、y1を受
信先とする様な伝送路が設けられている場合、y0を伝送
元、y1を伝送先とするような記憶セル指定を行うものと
する。この場合、一つの類内の動作を考えると次のよう
になる。まず、第１の信号(c0、c1）生成手段から、y１
に対して記憶動作信号を出力し、それ以外には情報の読
み出し信号を出力する。特に、y0でも情報の読み出しが
行われる。また、第２の信号(a0、a1)生成手段から、y0
のみに１を送り、その他の記憶セルに対しては０が送
る。この信号と各記憶セルから読みだされた信号とでＡ
ＮＤを取り、それを各セル間の各伝送路におくる。その
結果、この情報は記憶セルy1においてのみ記憶される。
さらに、この信号はすべての類に送られるため、すべて
の類のy0に対応する記憶セルから、y1に対応する記憶セ
ルに情報が伝送される。すなわち、０番地からm-1番地
の情報がm番地から2m-1番地へ並行に伝送される。例え
ば、１０００個の類があれば１０００個の情報が並行に
伝送されることになる。しかも、この転送は記憶装置内
部のみで実行されるため、その外部の状態に関係なく実
行できる。例えば、バス結合のコンピュータの主記憶装
置をこの記憶装置で構成した場合、バスの状態に関係な
く並列的な情報の伝送が可能となる。また、上記オペレ
ーティングシステムは、新たにメモリが必要になりオペ
レーティングシステムにメモリ要求があると、上記の転
送可能なページが最も多いページ、または転送可能なペ
ージのうち使用中のページが最も少ないページを割り付
ける。このように割り付けられたページから他のページ
へのコピー要求があると、まずコピーオンライトによ
り、仮想的な転送を行い、次に、何れかのページでライ
ト要求があった場合には、そのページから転送可能なペ
ージの有無を調べる。その結果、転送可能なページがあ
る場合には、上記作用にしたがってページの転送を行
い、転送可能なページがない場合には、新たなページを
割り付けて通常の転送を行う。以上のような割り付けお
よびコピーを行うことにより、実際の情報の転送が必要
な場合にも、記憶装置内部での高速転送を可能とする確
率が高くなる。

【０００６】

【実施例】以下、本発明の一実施例を図面により説明す
る。図１は本発明の第１の実施例における記憶装置の構
成図である。図１において、１００〜１０３は、入力ポ
ートR/W,iDおよび出力ポートoDを有する記憶セル、１１
０，１１１は、デコーダ、１２０〜１２３，１３０は、
ＡＮＤゲート、，１４０〜１４３，１５０は、ＯＲゲー
ト、１６０〜１６３，１６５，１７０〜１７３，１８
０，１０００〜１００２，１０１０〜１０１２，１０２
０〜１０２２，１０３０〜１０３２は、各種信号線であ
る。本実施例の記憶セル１００〜１０３は、１ビット記
憶装置であって、入力ポートR/Wが１のときには入力ポ
ートiDの情報を記憶し、入力ポートR/Wが０のときには
出力ポートoDへ情報を出力する。また、デコーダ１１０
は、外部信号c0，c1，a0，a1を入力し、信号w0〜w3，ww
を生成する。この信号w0〜w3は、信号線１６０〜１６３
を介して記憶セル１００〜１０３のそれぞれの入力ポー
トR/Wへ送られる。また、信号wwは、信号線１６５を介
してＡＮＤゲート１３０へ送られる。同様に、デコーダ
１１１も外部信号c0，c1，a0，a1を入力し、信号r0〜r3
を生成する。この信号r0〜r3は、信号線１７０〜１７３
を介してＡＮＤゲート１２０〜１２３へ送られる。以
下、信号r0〜r3を総称してｒ信号、信号w0〜w3を総称し
てｗ信号と呼ぶ。

【０００７】ここで、図２に示す真理値表によりデコー
ダ１１０，１１１について詳述する。デコーダ１１１
は、（c1，c0）＝（１，１）の場合、a1、a0に関係なく
r0＝r1＝r2＝r3＝０である。それ以外の場合には、a1、
a0を２＊a1＋a0によって整数０〜３に対応付け、対応し
た番号のｒ信号を１としそれ以外のｒ信号を０とする。
また、デコーダ１１０は値は次の（１）〜（４）の場合
に分けられる。（１）（c1，c0）＝（０，０）の場合信号R/Wが０の場合には、a1、a0に無関係にww＝w0＝ｗ
１＝ｗ２＝w3＝０である。また、R/Wが１の場合には、a
1、a0を２＊a1＋a0によって整数０〜３に対応付け、対
応した番号のｗ信号を１とし、それ以外のｗ信号を０と
する。なお、信号wwは、a1、a0に無関係にww＝１であ
る。（２）（c1，c0）＝（１，１）の場合信号a1，a0およびR/Wには無関係に、ww＝w0＝ｗ１＝ｗ
２＝w3＝０である。（３）（c1，c0）＝（０，１）の場合信号w0〜w3は、上記（２）の結果について０と１、２と
３を置換することにより得られる。これは、信号a1，a0
によって選択された記憶セルの右隣又は左隣の記憶セル
に対応する。また、信号wwは、信号a1，a0に無関係にww
＝０である。（４）（c1，c0）＝（１，０）の場合信号w0〜w3は、上記（２）の結果について０と２、１と
３を置換することにより得られる。これは、信号a1，a0
によって選択された記憶セルの上隣または下隣の記憶セ
ルに対応する。また、信号wwは、信号a1，a0に無関係に
ww＝０である。なお、（３）および（４）の場合は、信
号R/Wに無関係である．

【０００８】次に、図１に戻り、各信号の流れについて
述べる。本実施例では、各記憶セルの右下と左下の部分
にＡＮＤゲートとＯＲゲートが配置されている。例え
ば、記憶セル１００においては、ＡＮＤゲート１２０と
ＯＲゲート１４０がこれらに該当する。以下、これらを
近傍のＡＮＤゲート、および近傍のＯＲゲートと呼ぶ。
また、入力データinputDは、ＡＮＤゲート１３０、各記
憶セルの近傍のＯＲゲート１４０〜１４３を経て、各記
憶セルの入力ポートiDへ入力される。一方、出力信号oD
は、各記憶セルの近傍のＡＮＤゲート１２０〜１２３で
デコーダ１１１からの出力結果とＡＮＤをとられ、横隣
と縦隣の記憶セルの近傍のＯＲゲート、およびＯＲゲー
ト１５０へ出力される。例えば、記憶セル１００につい
て述べると、出力信号oDは、デコーダ１１１からの出力
信号r0（信号線１７０経由）とＡＮＤゲート１２０でＡ
ＮＤをとられ、次の３箇所へそれぞれ送られる。信号線１０００経由でＯＲゲート１５０へ信号線１００１経由でＯＲゲート１４１へ信号線１００２経由でＯＲゲート１４２へこれにより、ＯＲゲート１５０は、各記憶セルの近傍の
ＡＮＤゲート１２０〜１２３からの出力をうけると、結
果を外部出力信号outputDとして出力する。また、各記
憶セルの入力信号iDは、各記憶セルの近傍のＯＲゲート
１４０〜１４３から入力される。これらのＯＲゲート
は、横隣と縦隣の記憶セルの近傍のＡＮＤゲート、およ
びＡＮＤゲート１３０から入力される。例えば、記憶セ
ル１００について述べると、入力信号iDには、次の３箇
所からの信号がＯＲゲート１４０でＯＲされ入力され
る。信号線１８０経由でＡＮＤゲート１３０の出力信号信号線１０１１経由でＡＮＤゲート１２１の出力信号信号線１０２２経由でＡＮＤゲート１２２の出力信号

【０００９】次に、本実施例の動作について信号（c1,c
0）に応じて述べる。（１）（c1,c0）＝（０，０）の場合（これは通常の記
憶装置の動作に相当する）まず、信号R/W＝０の場合、ｗ信号がすべて０となるた
め、各記憶セルから記憶していた情報が読みだされ、各
近傍のＡＮＤゲートに出力される。各近傍のＡＮＤゲー
トでは、デコーダ１１１からの信号r0〜r3とこの出力信
号のＡＮＤをとる。なお、デコーダ１１１からの出力
は、（２＊a1＋a0）に対応する信号のみ１で他は０であ
る。例えば、図１に示した番号１００＋２＊a1＋a0の記
憶セルを（a1,a0）に対応する記憶セルと呼ぶと、（a1,
a0）に対応する記憶セルの近傍のＡＮＤゲートからは、
その記憶セルが記憶していた情報が出力され、それ以外
の記憶セルの近傍のＡＮＤゲートからは０が出力され
る。これらの信号はＯＲゲート１５０でＯＲされるが、
結局は（a1,a0）に対応する記憶セルに記憶していた情
報がoutpuDとして出力される。次に、R/W＝１の場合、
ｒ信号がすべて０となるため、各記憶セルの近傍のＡＮ
Ｄゲートからの出力はすべて０となる。この結果、各記
憶セルの近傍のＯＲゲートに入力される信号は、ＡＮＤ
ゲート１３０からのものを除いてすべて０となる。この
場合、ww＝１であるため、結局、各記憶セルには入力情
報inputDが入力されることになる。さらに、ｗ信号の値
は、（２＊a1＋a0）に対応する信号のみ１で他は０であ
る。このため、（a1,a0）に対応する記憶セルにおいて
情報の記憶がなされ、それ以外では記憶動作はない。（２）（c1,c0）＝（０，１）の場合ｒ信号は、（１）の場合と同様に、（２＊a1＋a0）に対
応するもののみ１で他は０である。このため、（a1，a
0）に対応する記憶セルの近傍のＡＮＤゲートからはそ
の記憶セルが記憶している情報が出力され、その他の記
憶セルの近傍のＡＮＤゲートからは０が出力される。ま
た、ww＝０であるため、ＡＮＤゲート１３０からは０が
出力される。この結果、（a1，a0）に対応する記憶セル
に隣接する記憶セル（右隣または左隣、および上隣また
は下隣の２個）の近傍のＯＲゲートからは、a1，a0に対
応する記憶セルに記憶してある情報が出力される。ｗ信
号は、ｒ信号を０と１、２と３を入れ替えたものと等し
い。すなわち、w0＝r1、w1＝r0、w2＝r3、w3＝r2とな
る。このため、（a1，a0）に対応する記憶セルの右隣ま
たは左隣の記憶セルにおいて記憶動作が起こる。記憶さ
れる情報は、（a1,a0）に対応する記憶セルに記憶して
いた情報である。例えば、（a1,a0）＝（１、０）の場
合、（a1,a0）に対応するのは記憶セル１０２である。
この場合、r2＝１、w3＝１でその他のｒ信号、ｗ信号は
いずれも０である。w3以外のｗ信号が０であるため、記
憶セル１００〜１０２においてはリード動作が実行され
るが、r2以外のｒ信号が０であり、r2＝１であるため、
記憶セル１００〜１０２の近傍のＡＮＤゲートから各記
憶セルに記憶してあった情報を出力するのは、記憶セル
１０２のみである。従って、ＡＮＤゲート１２２から
は、信号線１０２１，１０２２を介し、この情報は記憶
セル１００，１０３の近傍のＯＲゲート１４０，１４３
送られる。また、ｗ信号で１となっているのはw3だけで
あるため、ライト動作が起きるのは記憶セル１０３のみ
である。記憶セル１０３の近傍のＯＲゲート１４３へ入
力される信号のうち、記憶セル１０１から送られるもの
はr1＝０であるため、信号線１０１２からは０が送られ
る。また、信号wwも０であるため、信号線１８０からも
０が送られる。結局、ＯＲゲート１４３からの出力は、
記憶セル１０２に記憶していた情報と一致する。以上に
より、記憶セル１０２に記憶してあった情報が記憶セル
１０３へ送られる。（３）（c1,c0）＝（１、０）の場合これは、（２）の場合と殆ど同じであるが、情報を記憶
する記憶セルが、ｒ信号で指定したものと上隣または下
隣であるという点が異なる。すなわち、ｒ信号は、
（１）の場合と同様に、（２＊a1＋a0）に対応するもの
のみが１で他は０である。このため、（a1,a0）に対応
する記憶セルの近傍のＡＮＤゲートからは、その記憶セ
ルが記憶している情報が出力され、その他の記憶セルの
近傍のＡＮＤゲートからは０が出力される。また、ww＝
０であるため、ＡＮＤゲート１３０からは０が出力され
る。この結果、（a1,a0）に対応する記憶セルに隣接す
る記憶セル（右隣または左隣、および上隣または下隣の
２個）の近傍のＯＲゲートからは、（a1,a0）に対応す
る記憶セルに記憶してある情報が出力される。また、ｗ
信号は、ｒ信号の０と２、１と３を入れ替えたものと等
しい。すなわち、w0＝r2、w1＝r3、w2＝r0、w3＝r1とな
るため、（a1,a0）に対応する記憶セルの上隣または下
隣の記憶セルにおいて記憶動作が起こる。ここで記憶さ
れる情報は、（a1,a0）に対応する記憶セルに記憶して
いた情報である。

【００１０】次に、図１に示した記憶セルを用いた記憶
装置について述べる。図３は、本発明の第２の実施例に
おける記憶装置の構成図である。本実施例の記憶装置
は、記憶セル３００〜３０３、デコーダ３１１、ＡＮＤ
ゲート３２０〜３２３，３３０，３４０〜３４３、ＯＲ
ゲート３５０、および各種信号線３７０〜３７３，３８
０，３９０，３０００，３０１０，３０２０，３０３０
で構成されている。各記憶セルは、図１に示したものと
同様である。但し、入力ポートiDは図１のinputDであ
り、出力ポートoDはoutputDのことである。また、入力
ポートAは、（c0，c1，a0，a1)の４ビット情報である。
また、デコーダ３１１は、図４の真理値表に示すよう
に、図１のデコーダ１１１（c0Λc1＝０の場合）と同じ
論理のものである。なお、信号名は、e0〜e3とする。ま
た、各記憶セルの右側と上側部分に２個のＡＮＤゲート
を配置する。例えば、記憶セル３００の場合には、ＡＮ
Ｄゲート３２０が右側にあたり、ＡＮＤゲート３４０が
上側にあたる。以下、上側のＡＮＤゲートを入力側のＡ
ＮＤゲート、右側のＡＮＤゲートを出力側のＡＮＤゲー
トと呼ぶ。また、入力データinputDは、各記憶セルの入
力ポートiDへ入力される。一方、各記憶セルの出力信号
oDは、各記憶セルの出力側のＡＮＤゲート３２０〜３２
３にてデコーダ３１１からの出力結果とＡＮＤをとら
れ、ＯＲゲート３５０へ出力される。ＯＲゲート３５０
は、各記憶セルの出力側のＡＮＤゲート３２０〜３２３
からの出力をうけ、結果を外部出力信号outputDとして
出力する。また、各記憶セルの入力信号R/wは、各記憶
セルの入力側のＡＮＤゲート３４０〜３４３から入力さ
れる。これらのＡＮＤゲートは、入力信号R/wとデコー
ダ３１１からの出力結果をＡＮＤし、記憶セルに入力す
る。

【００１１】次に、本実施例の動作についての述べる。
デコーダ３１１から出力信号e0〜e3でイネーブルとなっ
たものに対応する記憶セルでは、外部からの信号a0,a1,
c0,c1,R/w,inputDはそのまま入力される。そこからの出
力信号は、デコーダ３１１からの信号とＡＮＤされＯＲ
ゲート３５０へおくられる。逆に、信号e0〜e3でディセ
ーブルとなったものに対する記憶セルでは、外部からの
信号a0,a1,c0,c1,R/w,inputDは情報の読み出しとして入
力され、その出力情報oDは、デコーダ３１１からの信号
（ディセーブル）とＡＮＤされ０となってＯＲゲート３
５０へ送られる。全体として情報の読み出し命令がある
と、読み出し対象となった記憶セルからの情報だけがそ
のまま読み出され、それ以外の記憶セルからは、０がＯ
Ｒゲート３５０へ入力されて外部へ出力される。また、
全体として情報の書き込み命令があると、読み出し対象
となった記憶セルのみで情報の記憶が起きる。この場
合、ＯＲゲート３５０からの情報は意味をなさない。な
お、（c0，c1）が（０，１）または（１，０）の場合に
は、図２に示したと同様に、各記憶セルの中では信号R/
Wに関係なく情報の転送が行われる。この結果、４個の
記憶セルで並行に情報の転送が起きる。

【００１２】次に、図３に示した記憶装置を１個の記憶
セルとし、同様の方法で、アドレス情報を２ビット増し
た記憶装置について述べる。図５に示す記憶装置は、図
１に示した２ビットの記憶装置を４０９６個（＝２＾＾
１２）含み、（c1，c0）＝（０，０）の場合には、通常
のリード／ライト動作を行う。また、（c1，c0）＝
（０，１）の場合には、入力された（a1,a0）に対応す
る記憶セルから、その右隣または左隣の記憶セルへ情報
の転送が行われる。その転送は４０９６個のすべての記
憶セルで並行に実行される。また、（c1，c0）＝（１，
０）の場合も同様であり、入力された（a1,a0）に対応
する記憶セルから、その上隣または下隣の記憶セルへ情
報の転送が行われる。この場合も、情報の転送は４０９
６個のすべての記憶セルで並行に実行される。上記の実
施例によれば、（c1，c0）＝（０，０）の場合には通常
のリード／ライト処理が実行され、（c1，c0）＝（１，
０）または（０，１）の場合には、隣接する記憶セルと
の間で情報の転送が行われる。しかも、この転送は、す
べての記憶セルで並行に、かつ記憶装置外部との情報の
やり取りなしに実現できる。

【００１３】次に、図５に示した記憶装置（ＲＡＭ）を
用いて、コンピュータシステムを構成する場合について
述べる。図６において、６００はＣＰＵボード、６１０
はＩＯボード、６２０は従来のＲＡＭボード、６３０は
図５に示したＲＡＭによるＲＡＭボードであり、各々バ
スインタフェース６０１〜６０４を経由しバス６４０を
介してお互いにデータの送受信をする。また、バス６４
０はデータ送受信要求の調停機能を有するものとする。
このＣＰＵボード６００とＩＯボード６１０は、バス６
４０に対しバスの占有を要求し、占有できたもの（バス
マスタ）が処理要求をバス６４０上に送出する。また、
メモリボード６２０，６３０は、処理要求にしたがって
情報の記憶および出力を行う。特に、本実施例では、バ
ス６４０の信号に信号c0，c1が追加されている。これに
より、ＣＰＵボード６００からは、信号c0，c1は何れも
０出力とし、それ以外の信号線には通常通りの信号を出
力する。このコンピュータシステムのメモリマップは、
図７に示すとおりである。すなわち、３２ビットのアド
レス空間を４分割し、0から0x7fffffffまで（メモリ空
間７００，７１０）は、通常のＲＡＭボード６２０が対
応し、0x80000000から0xbcffffffまで（メモリ空間７２
０）は、ＲＡＭボード６３０が対応して、0xc0000000か
ら0xfffffffまで（メモリ空間７３０）は、ＩＯボード
６１０が対応する。このようなアドレスのコード化は、
ＣＰＵボード上で行なうものとする。また、ＩＯボード
６１０のレジスタは、ＣＰＵボードのＩＯ空間７３０に
マップされており、ここへのＣＰＵボードからのアクセ
スを契機に、このＩＯボードはメモリボード６３０へ処
理要求を行なう。なお、そのインタフェースとなるＩＯ
空間のレジスタの配置は図８に示すとおりである。図８
において、transfer_statusは、ＩＯボードでの状態を
表すレジスタである。このレジスタは、ＣＰＵボードか
らはread動作のみ可能であり、BUSY、READY、ERRＯＲの
値をとる。READYの場合には、このＩＯボードは処理要
求の受付が可能であることを意味し、BUSYおよびERRＯ
Ｒの場合には、受付が不可能であることを意味する。な
お、BUSYは有限時間内にREADYに変わるが、ERRＯＲの場
合は、後述するレジスタtransfer_setからの初期化後RE
ADYとなる。また、transfer_addressおよびtransfer_di
rectionは、データ転送の転送元のアドレスおよび転送
の方向を示すレジスタである。これらのレジスタにセッ
トする値は、次の条件を満たしているものとし、満たさ
れない場合にはERRＯＲとなる。（１）transfer_addressの下位１２ビット＝０である。（２）transfer_addressの上位２ビット＝１０（２進表
示）である。（３）tansfer_direction＝１または２である。また、transfer_setにGOが設定されると、ＩＯボードで
の処理が開始され、その結果がtransfer_statusに設定
される。また、レジスタtransfer_setにINITが設定され
ると、ＩＯボードでの処理要求受付が開始される。ま
た、図６に示したメモリボード６２０は、通常の主記憶
装置であり、信号c0，c1は無視するものとする。

【００１４】ここで、図９によりメモリボード６３０の
構造について詳述する。本実施例のバスインタフェース
６３１には、inputD,c1,c0,R/W,A0-A29,outputDの信号
がある。このoutputDは、メモリボード６３０から外部
へ出力される信号であり、それ以外は外から入力される
信号である。また、アドレスデコーダ９００は、アドレ
ス信号A12-A27を入力として、各アドレスに対応する記
憶装置９１０〜９１２への信号線９６０〜９６２から選
択信号を出力する。この信号のうちの一つが１で他は０
である。なお、記憶装置９１０〜９１２は図５に示した
記憶装置であり、制御信号c0，c1，R/wは、それぞれ信
号線９６０〜９６２からの選択信号の何れかとＡＮＤを
取り各記憶装置へ入力される。こうして選択された記憶
装置上では、その制御信号c0，c1，R/wに従った処理が
実行され、選択されなかった記憶装置では、c0＝c1＝R/
w＝０の処理（記憶装置のread処理）が実行される。ま
た、アドレス信号A0-A11は、それぞれ記憶装置の入力ポ
ートのa2-a13へ入力される。この際、番号は２ずつずれ
る。また、アドレス信号A28A-A29は、それぞれ記憶装置
の入力ポートのa0-a1へ入力される。また、記憶装置９
１０〜９１２の出力ポートoDからの信号は、ＡＮＤゲー
ト９３０〜９３２にて、その記憶装置の選択信号とＡＮ
Ｄをとられ、ＯＲゲート９３０でまとめられoutputDと
なる。次に、メモリボード６３０での動作について述べ
る。本実施例の回路は次の２点で図３に示した記憶装置
とは異なる。（１）記憶セルの個数とそれに対応するアドレスデコー
ダ（図９の９００と図３の３１１）が異なる。（２）外部信号c0，c1の扱いについて、図３ではc0，c1
はそのまま入力されるが、メモリボード６３０では、Ａ
ＮＤゲート９２０〜９２２にて、アドレスデコーダ９０
０から出力される選択信号とＡＮＤをとって入力され
る。（１）の相違は単に量的なものである。ここで、（２）
の相違について述べる。メモリボード６３０では、ただ
一つの記憶装置（９１０〜９１２の何れか）への選択信
号だけが１でそれ以外は０である。このため、選択され
なかった記憶装置上では、c0＝c1＝R/w＝０の処理（rea
d動作）が実行される。さらに、選択信号はＡＮＤゲー
ト９３０〜９３１にて出力信号oDとＡＮＤされるため、
結果的には選択されなかった記憶装置からは０がＯＲゲ
ート９４０に出力されることになる。以上により次のこ
とが分かる。 read動作の場合には選択された記憶装置の値がＯＲゲ
ート９４０から出力される。 write動作の場合には選択された記憶装置でのみ記憶
動作が行われる。信号c0，c1のいずれかが０でない場合の記憶装置内部
のデータ転送は、選択された記憶装置内でのみ行われ
る。バスインタフェース６３１では、信号c0，c1が０の場合
には通常の主記憶装置アクセスとみなし、それぞれの処
理（read/write）を各記憶装置に対して実行させる。ま
た、そうでない場合（c0，c1の何れかが１の場合、すな
わち記憶装置内のデータ転送の場合）には、それぞれの
処理を各記憶装置へ実行させるが、この場合にはＯＲゲ
ート９４０の値は無視する。

【００１５】次に、図１０を用い、本実施例のコンピュ
ータ上でのデータ転送方法について述べる。なお、図１
０は、本実施例の機構を用いたデータ転送を要求した場
合のサービスプログラム（一般にはオペレーティングシ
ステム）の処理を示すものである。先ず入力パラメータ
from_address、directionのチェックを行う（ステップ
１０５０)。チェックの内容は次のとおりである。 0x80000000<=from_address<0xc0000000を満たすか from_addressの下位１２ビットは０か directionは１または２かその結果をステップ１０５１で判定し、エラーの場合に
はステップ１０９１へ進みエラーリターンとなる。ま
た、正常の場合にはステップ１０６０にてＩＯボードの
レジスタtransfer_statusを読み（ステップ１０６
１）、BUSYならば、再びステップ１０６０にてtransfer
_statusを読む。この動作を繰り返し、BUSYでなくなる
と次にERRＯＲであるかいなかを判定し（ステップ１０
６２）、ERRＯＲの場合にはtransfer_setにINITを設定
し（ステップ１０６３）、ＩＯボードを初期化し再びス
テップ１０６０に戻る。以上の動作によりステップ１０
７０の処理時点ではtransfer_statusはREADYとなってい
る。次に、transfer_address、transfer_direction、tr
ansfer_setを設定し、ステップ１０８１にて再びtransf
er_statusのBUSYが解除されるまで待つ。その後、trans
fer_statusがERRＯＲであるか否かに従って（ステップ
１０８２）、正常リターン（ステップ１０９０）か異常
リターン（ステップ１０９１）を行う。

【００１６】さらに、図１１によりＩＯボード６３０で
の動作について述べる。まず、ＩＯ空間の初期処理とし
て、transfer_status=READY,tranfer_set=NULLを実行し
（ステップ１１００）、transfer_setがGOまたはINITと
なるのを待つ（ステップ１１１０，１１１１，１１１２
のループ）。GOならばステップ１１２０以降の処理を実
行し、INITならばステップ１１００へ戻る。ステップ１
１２０は、ＩＯ空間の状態を変更し、tranfer_status=B
USY,transfer_set=NULLとしてから、transfer_address,
tranfer_directionを読み出し、パラメータチェックを
行う（ステップ１１３０）。この場合、チェックの項目
はＣＰＵボード上のそれと同じとする。そして、エラー
があればtransfer_statusをERRＯＲにし（ステップ１１
７０）、ステップ１１１０へ戻る。また、正常の場合に
はそれらの値をバス６４０へ送出し（ステップ１１４
０）、ＩＯボード６１０からの終了を待つ（ステップ１
１５０）。これが終わるとtransfer_statusをREADYにし
ステップ１１１０へ戻って入力待ちとなる。本実施例に
よれば、情報の処理要求があるとＩＯボード６１０が起
動され、そこからメモリボード６３０へ情報が送られ
る。例えば、転送要求の転送元のアドレスを0x8002000
0、directionを２とする。図７に示した割り付けからこ
のアドレスは記憶セルＡによるメモリ空間の部分であ
り、directionが２というのは記憶セルＢへの転送を意
味している。すなわち、0x80020000から0xa0020000への
４０９６個の記憶セル間で転送が実行されたことにな
る。しかも、この転送はバス６４０の動作とは無関係に
実行されるため（但し、処理要求がバス６４０へ伝わる
までと、処理結果がＣＰＵボード６００へ伝わる部分を
除く）、バス６４０が混んでいても、処理要求さえバス
６４０へ送られれば、高速な転送が可能となる。

【００１７】次に、図１２および図１３を用い、本実施
例のコンピュータシステムにおけるメモリ管理方法につ
いて述べる。本実施例では、記憶セルは１バイトの記憶
装置であるとし、コンピュータ上のオペレーティングシ
ステムでのメモリ割り付けは、１ページを４０９６バイ
トとする。従って、類別した記憶セル間の情報転送は１
ページのコピーに相当する。まず、図７に示したメモリ
空間７２０の領域内の各ページ毎に、図１２に示すテー
ブル１２００を作成する。図１２において、ポインタ１
２０１は、図１３に示すキューイングに使うもので２重
リンクとし、８バイトとする。また、アドレス１２０２
は、対応するページの先頭アドレスであり、４バイトと
する。また、キューヘッダへのポインタ１２０３は、対
応するページがキューイングされているキューヘッダ
（図１３の１３００、１３１０、１３２０、１３３０,
１３４０の何れか）を指させるもので、４バイトとす
る。従って、テーブル１２００は１６バイトとなる。こ
のテーブル１２００をページの順番と同じ順番で配列す
る。順番＝（ページの先頭アドレス-0x80000000)/4096 これにより、アドレスを指定すると、それに応じて次の
式によってテーブル１２００のアドレスを得ることがで
きる。さらに、このテーブル１２００を図１３のように
キューイングする。この際、使用中のページに対するテ
ーブルは「ビジーキュー」１３００へ、転送可能なペー
ジの内使用可能なものが３ページのものは「フリーキュ
ー３」１３１０へ、転送可能なページの内使用可能なも
のが２ページのものは「フリーキュー２」１３２０へ、
転送可能なページの内使用可能なものが１ページのもの
は「フリーキュー１」１３３０へ、転送可能なページの
内使用可能なものが０ページのものは「フリーキュー
０」１３４０へ、それぞれつなぐ。初期状態では、フリ
ーキュー１３１０にすべてのテーブルが繋がっているこ
とになる。この状態でメモリ獲得要求があると、オペレ
ーティングシステムはフリーキュー１３１０，１３２
０，１３３０，１３４０の順にテーブルを探す。このよ
うな順番で最初に得られたテーブルに対応するページを
メモリの要求者へ割り付ける。そのテーブルはそのキュ
ーから外され、ビジーキュー１３００へ繋がれる。さら
に、割り付けたページから転送可能なページのうち、ビ
ジーでないもの（テーブル１２００がビジーキュー１３
００に繋がっていないもの）については、そのページに
対応するテーブルを外し、転送可能なページのうち使用
可能なものが１ページ少ないフリーキューへ繋ぎ替え
る。次に、使用中のページに対し開放要求があると、そ
のページから転送可能なページのうち、ビジーでないも
の（テーブル１２００がビジーキュー１３００につなが
っていないもの）については、そのページに対応するテ
ーブルを外し、転送可能なページのうち使用可能なもの
が１ページ多いフリーキューへ繋ぎ替える。また、開放
の要求があったページに対応するテーブルもこのフリー
キューへ繋ぐ。このような割付／開放を行うと、割り付
けられたページに対し転送可能でかつ使用可能なページ
が期待できるようになり、コピーオンライトにおいて、
ライト命令が実行されて実際のコピーが発生する場合で
も、同一類内の記憶セル間で情報を転送する方法を用い
ることができる確率が高くなる。

【００１８】

【発明の効果】本発明によれば、記憶装置を構成する記
憶セル毎に、記憶セル外とのやり取りなしに情報を転送
することができ、しかも、この転送はすべての記憶セル
で同時並行に実行できる。このため、この記憶装置を用
いて主記憶装置を構成したコンピュータでは、バスの動
作とは関係なく高速の転送が可能になる。また、この記
憶装置を用いたコンピュータシステムに於て、本発明に
よるＯＳを実行させると、コピーオンライトによる転送
ではＯＳによる情報のコピーが生じるところが、上記記
憶装置の特性により高速なコピーを実現できる可能性が
高くなる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における記憶装置の構成
図である。

【図２】本発明の第１の実施例におけるデコーダの真理
値を示す図である。

【図３】本発明の第２の実施例における記憶装置の構成
図である。

【図４】本発明の第２の実施例におけるデコーダの真理
値を示す図である。

【図５】本発明の第３の実施例におけるＲＡＭの外部イ
ンタフェースを示す図である。

【図６】本発明の第４の実施例におけるコンピュータの
構成図である。

【図７】本発明の第４の実施例におけるコンピュータの
メモリマップである。

【図８】本発明の第４の実施例におけるコンピュータの
ＩＯ空間のレジスタ割り付けを示す図である。

【図９】本発明の第４の実施例におけるコンピュータの
主記憶装置の構成図である。

【図１０】図６のＣＰＵボードにおける情報のコピー処
理を示すフローチャートである。

【図１１】図６のＩＯボードにおける情報のコピー処理
を示すフローチャートである。

【図１２】本発明の第４の実施例におけるメモリ管理の
ためのデータ構造を示す図である。

【図１３】図１２のデータ構造によるキューイングを示
す図である。

【符号の説明】

１００同じ類を構成する記憶セル１０１同じ類を構成する記憶セル１０２同じ類を構成する記憶セル１０３同じ類を構成する記憶セル１１０デコーダ１１１デコーダ１０００信号線１０１０信号線１０２０信号線１０３０信号線１００１信号線１００２信号線１０１１信号線１０１２信号線１０２１信号線１０２２信号線１０３１信号線１０３２信号線６００ＣＰＵボード６１０ＩＯボード６２０通常のＲＡＭボード６３０本発明のＲＡＭボード６０１バスインタフェース６１１バスインタフェース６２１バスインタフェース６３１バスインタフェース９００アドレスデコーダ９１０記憶装置９１１記憶装置９１２記憶装置９６０信号線９６１信号線９６２信号線９６３信号線

Claims

【特許請求の範囲】

【請求項１】複数の記憶セルから構成された記憶装置
において、物理的な距離によって類別した記憶セルのう
ち、同一類内の記憶セル間を結ぶ情報伝達手段と、該同
一類内の記憶セルの順序づけられた二つのアドレスを指
定する手段とを備えたことを特徴とする記憶装置。
【請求項２】請求項１記載の記憶装置で主記憶装置を
構成したコンピュータシステムのメモリ管理方法におい
て、メモリ転送要求に対し、オペレーティングシステム
は、上記情報伝達手段で結ばれた同一類内の記憶セルに
空きがある場合、当該メモリ領域を割り付け、同一類内
の記憶セル間で情報を転送することを特徴とするメモリ
管理方法。
【請求項３】上記類を構成する記憶セルの番地づけを
行なう場合、ページ番号と記憶セルの番地を対応づけ、
使用可能なページ数を記憶しておき、メモリ獲得要求が
ある場合には、各ページに対応する記憶セルから転送可
能な記憶セルに対応するページを求め、該転送可能ペー
ジのうち、使用可能なページが最も多いものを割り付け
ることを特徴とする請求項２記載のメモリ管理方法。